专利名称：具有原生型组件的电平移位器的制作方法
技术领域：
本发明涉及一种电平移位器，特别是涉及一种具有原生型组件的电平移位器。
背景技术：
在现今的电子产品内部均配置一个或多个集成电路(Integrated Circuit)。随着 科技的进步，集成电路内部所使用的核心电压(core voltage)也越来越低。然而，集成电 路外部的操作电压(或称为输出入电压)通常是不同于其内部的核心电压，因此需要电平 移位器在输出入电压与核心电压之间提供电平转换的功能。图1为现有的电压电平转换电路100。请参照图1，其包含反相器150、N沟道金属 氧化物半导体(N channel metal oxide semiconductor, NM0S)晶体管 130、NMOS 晶体管 140、P 沟道金属氧化物半导体(P channel metal oxide semiconductor, PM0S)晶体管 110 以及PMOS晶体管120。反相器150是由核心电压VDD所供电。反相器150的输入端接收输 入信号VIN。NMOS晶体管130的栅极耦接至反相器150的输入端，NMOS晶体管130的漏极耦 接至PMOS晶体管110的漏极，而NMOS晶体管130的源极则接地。NMOS晶体管140的栅极 耦接至反相器150的输出端，NMOS晶体管140的漏极耦接至PMOS晶体管120的漏极，而源 极则接地。PMOS晶体管110的源极耦接输出入电压VDDI0，而PMOS晶体管110的栅极耦接 至PMOS晶体管120的漏极。PMOS晶体管120的源极耦接输出入电压VDDI0，而PMOS晶体 管120的栅极耦接至PMOS晶体管110的漏极。其中，PMOS晶体管120的漏极提供输出信号 VQUT。当输入信号Vin为逻辑高电平时，会使得NMOS晶体管130导通(turn on)且NMOS晶 体管140截止(turn off)。NMOS晶体管130导通会使得其漏极被拉至逻辑低电平。因此， PMOS晶体管120导通而使得其漏极(即输出信号Vott)被拉至逻辑高电平，完成从核心电压 VDD转换至输出入电压VDDIO的转位转换。反之，当输入信号Vin为逻辑低电平时，PMOS晶 体管110与NMOS晶体管140导通，且PMOS晶体管120与NMOS晶体管130截止，因此输出 信号Vtm被拉至逻辑低电平。然而，当输入信号Vin由逻辑高电平转态至逻辑低电平时，PMOS晶体管120的栅极 仍然维持于逻辑低电平而使得PMOS晶体管120处于导通状态，直到NMOS晶体管140的拉 下(pull down)能力超出PMOS晶体管120的拉上(pull up)能力，才可以导通PMOS晶体 管110而使得输出信号Vqut被拉至逻辑低电平。NMOS晶体管的电流(拉下能力)是正相关 于Vgs-Vt，其中Vgs表示NMOS晶体管的栅极-源极电压，而Vt表示NMOS晶体管的临界电 压(threshold voltage) 0当工艺越先进，核心电压VDD越低，因此使用核心电压VDD操作 NMOS晶体管140(或130)时，Vgs会很小，造成NMOS晶体管140(或130)无法将输出信号 Vout拉下。
发明内容
本发明提出一种电平移位器，包括第一反相器、第一原生型组件、第二原生型组 件、第一晶体管以及第二晶体管。第一原生型组件具有第一端、第二端、以及控制端，其中第二端与控制端分别耦接至第一反相器的输出端与输入端。第二原生型组件具有第一端、第 二端、以及控制端，其中第二端与控制端分别耦接至第一反相器的输入端与输出端。第一晶 体管具有第一端、第二端、以及控制端，其中第二端与控制端分别耦接至第一与第二原生型 组件的第一端。第二晶体管具有第一端、第二端、以及控制端，其中第二端与控制端分别耦 接至第二与第一原生型组件的第一端。前述第一与第二晶体管的第一端耦接至第一电压。在本发明的一实施例中，上述电平移位器还包括第三晶体管以及第四晶体管。第 三晶体管耦接于第一晶体管与第一原生型组件之间，其中第三晶体管的第一端耦接至第一 晶体管的第二端，第三晶体管的第二端耦接至第一原生型组件的第一端，而第三晶体管的 控制端耦接至第一反相器的输入端。第四晶体管耦接于第二晶体管与第二原生型组件之 间，其中第四晶体管的第一端耦接至第二晶体管的第二端，第四晶体管的第二端耦接至第 二原生型组件的第一端，而第四晶体管的控制端耦接至第一反相器的输出端。在本发明的一实施例中，所述电平移位器还包括第二反相器，其中该第二反相器 的输出端耦接至第一反相器的输入端。基于上述，即便核心电压很低，本发明实施例仍然可以确实导通原生型组件而使 输出电压转态。为使本发明的上述特征和优点能更明显易懂，下文特举实施例，并结合附图详细 说明如下。
图1为现有的电压电平转换电路。图2是依照本发明实施例说明一种电平移位器的电路示意图。图3是依据本发明另一实施例说明一种电平移位器的电路示意图。图4是依据本发明又一实施例说明一种电平移位器的电路示意图。附图符号说明100 传统电压电平转换电路110、120 :PM0S 晶体管130、140 :NM0S 晶体管150:反相器200、300、400 电平移位器210 第一晶体管220:第二晶体管230 第一原生型组件240 第二原生型组件250 第一反相器360 第二反相器470 第三晶体管480:第四晶体管VDD:核心电压VDDIO 输出入电压
Vin 输入信号Vin’ 反相的输入信号Vout 输出信号Vou/ 反相的输出信号
具体实施例方式图2是依照本发明实施例说明一种电平移位器的电路示意图。请参照图2，电平移 位器200包括第一晶体管210、第二晶体管220、第一原生型组件230、第二原生型组件240 以及第一反相器250。于本实施例中，第一晶体管210与第二晶体管220是PMOS晶体管，而 第一原生型组件230与第二原生型组件240则是原生型N沟道金属氧化物半导体(native NM0S)晶体管。无论如何，晶体管210、220与原生型组件230J40的实现方式不限于此。第一反相器250是由第二电压(例如核心电压VDD)所供电。第一反相器250的输 入端接收输入信号Vin，而其输出端则提供信号Vin’，其中信号Vin’是输入信号Vin的反相信 号。第一晶体管210的第一端(例如源极)耦接至第一电压(例如输出入电压VDDI0)，第 一晶体管210的第二端(例如漏极)耦接至第一原生型组件230的第一端(例如漏极)，而 第一晶体管210的控制端(例如栅极)耦接至第二原生型组件240的第一端(例如漏极)。 第二晶体管220的第一端(例如源极)耦接至输出入电压VDDI0，第二晶体管220的第二端 (例如漏极)耦接至第二原生型组件240的漏极，而第二晶体管220的控制端(例如栅极) 耦接至第一原生型组件230的漏极。第一原生型组件230的第二端(例如源极)与控制端 (例如栅极)分别耦接至第一反相器250的输出端与输入端。第二原生型组件MO的第二 端(例如源极)与控制端(例如栅极)分别耦接至第一反相器250的输入端与输出端。第 二晶体管220的漏极电压做为电平移位器200的输出信号Vott，而第一晶体管210的漏极电 压可以做为反相的输出信号Vqu/。上述输出入电压VDDIO高于核心电压VDD。在本实施例中，原生型组件230、240是具有负临界电压的原生型NMOS晶体管。流 经原生型组件230、240的电流(拉下能力)是正相关于Vgs-(-Vt)，其中Vgs表示原生型组 件230J40的栅极-源极电压，而-Vt表示原生型组件230、240的临界电压。因此，在使用 核心电压VDD操作原生型组件230 (或M0)时，即使核心电压VDD很低而导致Vgs很小，原 生型组件MO (或230)的电流(拉下能力)是足够将输出信号Vqut(或反相输出信号V。UT’) 拉下。在本实施例中，原生型组件230、240具有初始导通(already-on)特性，因此需对 原生型组件230、240施加负的Vgs电压才能确实截止。因此，本实施例中第一原生型组件 230的栅极、源极分别耦接至第一反相器250的输入端与输出端，而第二原生型组件MO的 栅极、源极分别耦接至第一反相器250的输出端与输入端。当第二原生型组件MO的栅极 为逻辑低电平(例如接地电平)时，第二原生型组件MO的源极必为逻辑高电平(例如核 心电压VDD)，因此第二原生型组件MO的栅极-源极之间形成负的Vgs电压来截止第二原 生型组件M0。第一原生型组件230的操作类似于第二原生型组件M0，故不予赘述。本领域的技术人员可以参照上述实施例来实现本发明。然而，本发明的实现方式 不应因此受限。本领域的技术人员可以依据其设计需求而更动上述实施例。例如，图3是依 据本发明另一实施例说明一种电平移位器300的电路示意图。电平移位器300相似于图25所示的电平移位器200，二者的实施说明可以相互参照。二者不同之处在于电平移位器300 还配置了第二反相器360，且以第一晶体管210的漏极电压做为电平移位器300的输出信号 VOTT。第二晶体管220的漏极电压为反相的输出信号Vott’。请参照图3，第二反相器360的输入端接收输入信号Vin，而其输出端耦接至第一反 相器250的输入端。其中，第一反相器250与第二反相器360是由核心电压VDD所供电。图4是依据本发明又一实施例说明一种电平移位器400的电路示意图。电平移位 器400相似于图2所示的电平移位器200以及图3所示的电平移位器300，三者的实施说明 可以相互参照。电平移位器400不同于电平移位器200、300之处，在于电平移位器400还 配置了第二反相器360、第三晶体管470以及第四晶体管480。于本实施例中，第三晶体管 470以及第四晶体管480是PMOS晶体管，但不以此为限。第三晶体管470耦接于第一晶体管210与第一原生型组件230之间，其中第三晶 体管470的第一端(例如源极)耦接至第一晶体管210的漏极，第三晶体管470的第二端 (例如漏极)耦接至第一原生型组件230的漏极，而第三晶体管470的控制端(例如栅极) 耦接至第一反相器250的输入端。第四晶体管480耦接于第二晶体管220与第二原生型组 件240之间，其中第四晶体管480的第一端(例如源极)耦接至第二晶体管220的漏极，第 四晶体管480的第二端(例如漏极)耦接至第二原生型组件240的漏极，而第四晶体管480 的控制端(例如栅极)耦接至第一反相器250的输出端。电平移位器400是以第三晶体管 470的漏极电压(也就是第一原生型组件230的漏极电压)做为输出信号VQUT。第四晶体 管480的漏极电压为反相的输出信号Vot/。综上所述，利用原生型组件230、240具有低临界电压或负临界电压的特性，提升 对输出信号Vqut(或反相输出信号Vqut)的拉下能力。因此，即使以低核心电压的先进制程来 制作上述诸实施例，本发明实施例的电平移位器依然可以正常动作而使输出电压转态。虽然本发明已以实施例揭示如上，然其并非用以限定本发明，本领域的技术人员 在不脱离本发明的精神和范围的前提下可作若干的更动与润饰，故本发明的保护范围以本 发明的权利要求为准。权利要求
1.一种电平移位器，包括一第一反相器；一第一原生型组件，其具有一第一端、耦接至该第一反相器的输出端的一第二端、以及 耦接至该第一反相器的输入端的一控制端；一第二原生型组件，其具有一第一端、耦接至该第一反相器的输入端的一第二端、以及 耦接至该第一反相器的输出端的一控制端；一第一晶体管，其具有耦接至一第一电压的一第一端、耦接至该第一原生型组件的第 一端的一第二端、以及耦接至该第二原生型组件的第一端的一控制端；以及一第二晶体管，其具有耦接至该第一电压的一第一端、耦接至该第二原生型组件的第 一端的一第二端、以及耦接至该第一原生型组件的第一端的一控制端。
2.如权利要求1所述的电平移位器，其中该第一反相器是由一第二电压所供电。
3.如权利要求2所述的电平移位器，其中该第一电压是一输出入电压，而该第二电压 是一核心电压。
4.如权利要求3所述的电平移位器，其中该输出入电压高于该核心电压。
5.如权利要求1所述的电平移位器，其中该第一晶体管与该第二晶体管是P沟道金属 氧化物半导体晶体管。
6.如权利要求1所述的电平移位器，其中该第一原生型组件与该第二原生型组件是原 生型N沟道金属氧化物半导体晶体管。
7.如权利要求1所述的电平移位器，还包括一第三晶体管，耦接于该第一晶体管与该第一原生型组件之间，其中该第三晶体管的 第一端耦接至该第一晶体管的第二端，该第三晶体管的第二端耦接至该第一原生型组件的 第一端，而该第三晶体管的控制端耦接至该第一反相器的输入端；以及一第四晶体管，耦接于该第二晶体管与该第二原生型组件之间，其中该第四晶体管的 第一端耦接至该第二晶体管的第二端，该第四晶体管的第二端耦接至该第二原生型组件的 第一端，而该第四晶体管的控制端耦接至该第一反相器的输出端。
8.如权利要求7所述的电平移位器，其中该第一晶体管、该第二晶体管、该第三晶体管 与该第四晶体管是P沟道金属氧化物半导体晶体管。
9.如权利要求1所述的电平移位器，还包括一第二反相器，其中该第二反相器的输出 端耦接至该第一反相器的输入端。
10.如权利要求9所述的电平移位器，其中该第一反相器与该第二反相器是由一第二 电压所供电。
全文摘要
一种电平移位器，包括反相器、第一原生型组件、第二原生型组件、第一晶体管以及第二晶体管。第一与第二晶体管的第一端耦接至第一电压。第一晶体管的第二端与控制端分别耦接至第一与第二原生型组件的第一端。第二晶体管的第二端与控制端分别耦接至第二与第一原生型组件的第一端。第一原生型组件的第二端与控制端分别耦接至反相器的输出端与输入端。第二原生型组件的第二端与控制端分别耦接至反相器的输入端与输出端。
文档编号H03K19/0175GK102045056SQ20091020519
公开日2011年5月4日 申请日期2009年10月16日 优先权日2009年10月16日
发明者黄厚颖 申请人:联华电子股份有限公司