专利名称：侦测时脉信号之间峰值相位误差的方法及装置的制作方法
技术领域：
本发明有关于时脉同步以及时脉域交叉(clock domaincrossing)，特别是有关于 测量提供给不同时脉域的时脉信号之间的峰值相位误差。
背景技术：
集成电路设计随着电路集成化程度的提高而持续演进。不同的时脉频率用于最 大化不同电路功能的电路效益。例如典型的微处理器针对不同时脉域的不同电路具有 不同的时脉频率，比如微处理器时脉以及输入/输出时脉、核心时脉、总线时脉、四倍频 (quad-pumped)时脉等等。不同时脉域之间的信息必须成功地传输以使芯片正常运行。当 具有第一频率的第一时脉所驱动的第一时脉域的电路所产生的数据或信息被传输到不同 频率的第二时脉所驱动的第二时脉域的电路，或者当具有第一频率的第一时脉所驱动的第 一时脉域的电路所产生的数据或信息被不同频率的第二时脉所驱动的第二时脉域的电路 所截取(capture)时，会发生时脉域交叉。在很多实施例中，不同的时脉频率来自共同的 参考时脉。本领域技术人员可了解到，多个锁相回路电路(multiple phase-locked loop, PLL)基于各自的时脉乘数(clock multipliers)乘以参考时脉的频率以产生想要的时脉 信号。理想上每一锁相回路电路在可接受容许范围内产生同步于参考电路的较高频率时脉 信号。只要时脉同步于可接受容许范围内，例如，在较快的时脉信号的一半周期内，不同时 脉域下的电路之间的数据与信息可以成功地传输。然而，临界的(marginal)、甚至是不适当的PLL电路设计都可能危及成功时脉域 交叉而引起运行故障。并且，虽然设计适当的PLL电路可能大部分情况下运行正常，而在电 路变异以及某些环境情况，例如电压、温度、速度、输入抖动(jitter)等等可能造成不正常 运行或电路故障。因此，有必要测量来自共同参考时脉信号的不同时脉信号之间的峰值相 位误差。测试期间测量的相位误差可以找出潜在的问题以及进行电路调整以解决潜在时间 问题而达到想要的性能以及运行。举例来说，PLL电路可能调整到最小化相位误差以及针 对特定环境状况及变异以确保正常运行。
发明内容
本发明提供一种峰值相位误差侦测电路，包括相位误差逻辑电路以及延迟及暂存 逻辑电路。相位误差逻辑电路提供相位差异脉冲信号，相位差异脉冲信号包含至少一差异 脉冲，该至少一差异脉冲指示一时脉信号对的选择边缘之间的时差(timing difference)。 延迟及暂存逻辑电路接收相位差异脉冲信号以及提供表示该时脉信号对之间的峰值相位 误差的峰值相位误差值。延迟及暂存逻辑电路可能包括延迟线，延迟线包括串联耦接的多 个延迟单元以及多个接头。每一接头提供对应延迟单元的输出状态。暂存逻辑电路对应差 异脉冲的持续时间暂存或闩锁每一接头的状态。每一延迟位维持设定直到被重置，所以最 长的相位差异脉冲信号被暂存以提供此峰值相位误差。本发明提供一种集成电路，包括提供多个时脉信号的多个时脉电路，以及峰值相位误差侦测电路。峰值相位误差侦测电路包含相位误差逻辑电路、延迟及暂存逻辑电路以 及控制逻辑电路。相位误差逻辑电路接收选择的时脉信号对以及提供相位差异脉冲信号， 相位差异脉冲信号包括一差异脉冲，该差异脉冲指示选择的时脉信号对之间的时差。延迟 及暂存逻辑电路接收相位差异脉冲信号以及并提供峰值相位误差值，峰值相位误差值表示 选择的时脉信号对之间的峰值相位误差。控制逻辑电路自多个时脉信号之间选择该对时脉 信号。本发明提供一种侦测时脉信号之间的峰值相位误差的方法，包括于选择的时脉边 缘逻辑地比较一对时脉信号，以及提供对应的多个相位差异脉冲信号，提供上述相位差异 脉冲信号至具有多个接头的延迟线，根据每一相位差异脉冲信号的每一持续时间，暂存上 述多个接头的每一个的状态以提供对应的延迟位，每一延迟位维持设定直到被清除，以及 转换上述多个延迟位为峰值相位误差值。本发明能够测量提供给不同时脉域的时脉信号之间的峰值相位误差。
图1为根据本发明的一实施例的集成电路装置的简化框图；图2是图1的峰值相位误差侦测电路的具体实施例的框图；图3是图2的相位误差逻辑电路的具体实施例的电路图；图4是本发明中耦接至图2暂存逻辑电路的延迟线的电路图；图5为本发明中图4的暂存器的电路图；以及图6为根据本发明中使用图1装置中的峰值相位误差侦测电路的测试程序的流程 图。
具体实施例方式为使本发明的上述目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合 所附图式，作详细说明如下。发明人已观察到不同的时脉信号之间的重大差异可造成运行不正常。举例来说， 这些问题包括不同时脉域之间交叉时脉边界无法进行正常数据传输。因此，本发明揭露了 测量时脉域之间峰值相位误差的方法及装置，根据图1至图6本文将更进一步描述。测量 结果用于找出潜在时间问题，以及决定时间电路的适当调整以确保正常电路运行。举例来 说，这些调整可能包括调整为适当的锁相电路，烧断选定的保险丝等等。图1为根据本发明的一实施例的集成电路装置的简化框图。根据选择的装置类 型，装置100是集成电路(IC)或芯片，例如为微处理器或其类似装置。装置100包括N个 不同时脉域101，分别标示为⑶1、⑶2、...、⑶N(⑶1-⑶N)，每一个时脉域101结合电路(未 显示)以执行装置100的各种功能。数字N是任何大于1的整数，其具体数目由装置100
的相对复杂度决定。每一个时脉域⑶1-⑶N基于各自的N个时脉信号CLK1、CLK2.....
CLKN(CLKl-CLKN)中的相应的时脉信号均为同步的，对于每一时脉域101的电路而言，每一 个时脉信号均有一个适当或想要的频率。如图1所示，CLKl提供给时脉域CD1，CLK2提供 给时脉域⑶2，以此类推，CLKN提供给⑶N。在本实施例中，时脉信号CLK1-CLKN基于主要 或参考时脉信号BCLK而产生。BLCK信号由芯片上时脉电路(未显示)产生，或接受自抑或来自外部时脉输入。BCLK被提供至N个锁相回路电路(PLL) 103的每一输入端，该N个
锁相回路电路103分别标示为PLL1、PLL2.....PLLN (PLL1-PLLN)，并基于各自的时脉乘数
(multipliers)Ml、M2、· · ·、MN(Ml-MN)生成 CLKl-CLKN。时脉乘数Ml-MN可使用任何适当的方法或存储器装置储存，例如保险丝(fuses) 或任何类型随机存取存储器(RAM)或只读存储器(ROM)装置或其类似装置。于一实施例中， 为了程序化对应的时脉信号CLK1-CLKN至想要的频率，时脉乘数Ml-MN的任何一个或更多 会在装置100正常运行期间动态地程序化。因此，举例来说，以数值4程序化时脉乘数Ml 以操作CLKl在4倍于BCLK的频率，再以数值32程序化时脉乘数Ml以操作CLKl在32倍 于BCLK的频率等等。虽然PLL电路PLL1-PLLN提供对应的时脉信号CLK1-CLKN至各自的 时脉域⑶1-⑶N，可体认到二个以上的PLL电路103可以被同一电路使用。虽然图中未显 示，举例来说，任二个PLL电路103可用于由对应的时脉选择逻辑单元(未显示)提供可程 序化时脉频率至时脉域101的任何一个或更多个。举例来说，当以第一频率接收PLLl所程 序化的CLKl时，在⑶1之内的电路程序化M2以提供在第二频率的CLK2。当CLK2稳定至新 频率，⑶1由CLKl切换至CLK2以使用在CLK2的新频率运行。然后当使用CLK2运行时，电 路重新程序化Ml。通过信号线105，时脉域⑶I-OTN的任二个或更多的电路可互相通讯。每一个时脉 域CDl-CDN均包含一暂存逻辑电路，暂存逻辑电路包含内部暂存器以及逻辑电路的组合， 各自的时脉信号作为时脉输入，输入数据来自同样或任何一个或更多其他时脉域，并且输 出数据提供给同样或任何一个或更多其他时脉域。举例来说，使用CLKl运行的时脉域CDl 所产生的数据传送至使用CLK2运行的时脉域⑶2，而CLKl及CLK2可程序化于不同频率。 为了成功传输操作在不同时脉频率的不同时脉域的数据，各频率信号之间的任何相位误差 最好是在一既定容许电平或范围内。于一实施例中，举例来说，当二时脉信号具有小于较快 时脉信号的一半周期的相位误差时，可成功进行数据传输。对于每一时脉信号CLK1-CLKN， 每一 PLL 电路 103 产生多个预备(preliminary)信号 PRE1、PRE2、. . .、PREN(PRE 1-PREN)中 的一个对应信号。在对应的时脉信号CLKi的下一操作边缘之前，每一个预备信号PREi会 被致动(assert)，CLKi应该一致于参考时脉信号BCLK的一对应操作边缘，其中，i代表对 应的时脉以及预备信号的一索引值。于一实施例中，操作边缘是与参考时脉信号BCLK的每 一上升边缘一致的上升边缘。每一个PLL电路103将BCLK的频率乘以对应的乘数Mi以提 供对应的时脉信号CLKi，并且BCLK与CLKi之间的相位误差尽可能的小。假如Mi是4，则 CLKi是四倍BCLK的频率，以及CLKi的每第四个上升边缘一致于BCLK的每一上升边缘。以 Mi = 4来说，在一致于BCLK的对应上升边缘的每四个上升边缘之前，PREi会致动。也就是 说，只有在CLKi 一致于BCLK的对应上升边缘的每第M个上升边缘之前PREi会致动。提供时脉信号CLK1-CLKN以及其对应的预备信号PRE1-PREN至峰值相位误差侦 测电路107的各自的输入，峰值相位误差侦测电路107测量任何二时脉信号之间的峰值相 位误差。测试逻辑电路109经由控制(CTL)信号控制峰值相位侦测电路107，并且测试逻 辑电路109经由测试接口(TEST)信号以及外部测试接口 111连接外部测试电路(未显 示)。外部测试接口 111包含装置100的一或多个测试脚位或其类似元件。测试逻辑电路 109以及外部测试接口 111可能根据任何适当的测试组态实施，例如根据联合测试工作组 (Joint Test Action Group)边界扫描接口。校准脉冲信号CALPLS (图2)由内部产生或外部提供。于一实施例，外部校准脉冲信号CALPLSA经由外部测试接口 111提供并且用于衍 生CALPLS (直接或间接地)。于另一实施例中，CALPLS是由内部产生，并且为了准确地测量 CALPLS的脉冲宽度，对应的校准脉冲信号CALPLSB提供至外部元件(未显示)。于一实施 例，CALPLS来自参考时脉信号BCLK或时脉信号CLK1-CLKN。如以下所描述，CALPLS用于校 准延迟线209 (图2)的时脉以准确地测量相位误差。图2是图1的峰值相位误差侦测电路107的具体实施例的框图。控制逻辑电路 201接收信号CT L以及提供时脉选择信号CSEL至时脉选择逻辑电路203。时脉选择逻辑电 路203具有接收时脉信号CLK1-CLKN以及对应的预备信号PRE1-PREN的各个输入，以及提 供一对已选择的时脉信号CLKA及CLKB以及对应的预备信号PREA及PREB作为输出。CLKA 及CLKB是基于CSEL而从时脉信号CLK1-CLKN中选择的一对时脉信号，而PREA及PREB分 别是选择的时脉信号CLKA及CLKB的对应的预备信号。在这种方式下，控制逻辑电路201 选择时脉信号CLK1-CLKN中的任意一对时脉信号以测量所选择的时脉信号之间的峰值相 位误差。于一实施例，虽然任何适当的选择逻辑电路可被使用，时脉选择逻辑电路203使用 了一或更多的多工器(MUX)电路或其类似电路。所选择的时脉信号CLKA及CLKB及对应的 预备信号PREA及PREB被提供至相位误差逻辑电路205的各个输入，相位误差逻辑电路205 输出相位差异脉冲信号PDP (phase difference pulse)至脉冲选择逻辑电路207的一输入 端。CALPLS被提供至脉冲选择逻辑电路207的另一输入端，脉冲选择逻辑电路207输出选 择的脉冲信号SPULSE至延迟线209的输入端。控制逻辑电路201致动一或更多脉冲选择 信号PSEL至脉冲选择逻辑电路207以选择PDP以及CALPLS之一作为信号SPULSE提供给 延迟线209。于一实施例，虽然任何适当的选择逻辑电路可被使用，脉冲选择逻辑电路207 使用至少一多工器电路或类似电路。延迟线209提供整数M个接头(tap)信号Tl-TM至暂存逻辑电路211的各个输 入，暂存逻辑电路211暂存接头信号Tl-TM及提供M个对应的延迟位Dl-DM至领先一侦测 (leading one detect)电路213的各个输入。依据所选择的运行模式，领先一侦测电路 213编码或转换延迟位Dl-DM以提供相位误差信号PHERR或校准信号CAL。PHERR或CAL 提供至控制逻辑电路201。于说明的实施例，SPULSE被提供至暂存逻辑电路211的反相时 脉输入CLKB。SPULSE被提供给反相器208的输入，反相器208的输出提供暂存器时脉信号 RCLK至暂存逻辑电路211的非反相时脉输入CLK。控制逻辑电路201还提供暂存器清除 信号REGCLR至反相器212的输入，反相器212的输出提供反相的暂存器清除信号REGCLRB 至暂存逻辑电路211的反相清除输入CLRB。于一实施例，具有已知或可测量的脉冲宽度 的CALPLS是定义好的以及可精确控制的脉冲信号。在一实施例中，CALPLS可由外部提供， 例如经由前述的外部测试接口 111提供，因此它可以通过外部测试装备精确测量以便于校 准。于另一实施例，CALPLS是由一个单独的时脉电路(未显示)所提供。另外，CALPLS也 可以是从参考时脉信号BCLK及时脉信号CLK1-CLKN中的选择的任意的一个。不论CALPLS 的来源，其脉冲宽度的高电平或低电平取决于延迟线209的组态(configuration)，并且脉 冲宽度的持续时间(duration)小于经由延迟线209的相对延迟时间。于一实施例，CALPLS 是一个“脉冲”信号，此脉冲信号提供已知或已测量的持续时间的脉冲。在另一实施例中， CALPLS是具有已知频率以及工作周期的时脉信号，例如可以为任意参考时脉信号BCLK或 时脉信号CLK1-CLKN。
峰值相位误差侦测电路107运行时，在执行校准或在测量峰值相位误差之前，控 制逻辑电路201致动REGCLR信号以清除暂存逻辑电路211。于一实施例，控制逻辑电路201 维持REGCLR信号于高电平以清除或维持暂存逻辑电路211被清除，然后当执行校准或测量 之后将REGCLR拉到低电平。于一实施例，REGCLR维持高电平直到控制逻辑电路201已经 选择不同的PDP或已经在PDP及CALPLS之间做切换，并且直到来自先前校准或测量周期的 所有信息已经被清除出逻辑电路205、207及209。控制逻辑电路201通过致动PSEL信号 初始化校准模式以选择CALPLS信号作为提供给延迟线209的输入的SPULSE信号。于一实 施例，基于校准用途(purpose)，当CALPLS信号为高电平时经由延迟线209，CALPLS信号的 持续时间可被有效的测量。如以下更一步描述，于一实施例，延迟线209组态为多个串联耦 接的延迟单元，延迟单元的输出被提供给Tl-TM接头信号，REGCLR信号被清除为逻辑0时， Tl-TM接头信号被初始化。当SPULSE呈现高电平，上升边缘经由延迟单元传送，使接头信号 从最低(Tl)到最高(TM)的顺序在一时间内改变为逻辑1。当SPULSE呈现低电平时，延迟 线209前端(front-end)的延迟单元逻辑1 (1，s)的数字被暂存并且作为延迟位Dl-DM被 提供至领先一侦测电路213。领先一侦测电路213编码或转换延迟位为提供给控制逻辑电 路201的CAL值。如以下更进一步的描述，CAL值是延迟线209中从低电平改变到高电平 的前端延迟单元的数目，以及CALPLS的高电平状态的持续时间。因为CALPLS的高电平状 态是已知或测量的，通过将CALPLS的高电平状态的已知时间或测量的时间除以CAL值，每 一延迟单元的延迟时间是取决于CAL值。于一实施例，控制逻辑电路201用以外部地实施 计算以及报告结果。于另一实施例，控制逻辑电路201外部地报告测试结果以及外部地执 行计算，例如通过外部测试电路或手动方法。控制逻辑电路201通过致动CSEL信号初始化测量模式以选择一对时脉信号 CLKI-CLKN作为CLKA及CLKB及对应的预备信号PREA及PREB，然后通过致动PSEL信号选 择PDP信号为提供给延迟线209输入的SPULSE信号。相位误差逻辑电路205在PDP信号 上致动具有一个持续时间的一个差异脉冲(differencepulse)，此持续时间决定所选择的 时脉信号间的相位误差。为计算PDP脉冲的持续时间，作为SPULSE信号的PDP信号被提供 给延迟线209，由此决定选择的时脉信号之间的相位误差。当PDP呈现高电平，SPULSE的上 升边缘经由多个延迟单元传送，导致多个接头信号在一时间内上升至1的电平。当PDP脉 冲呈现低电平，延迟线209前端的延迟单元逻辑l(l’s)的数目被暂存以及当作延迟位被提 供至领先一侦测电路213。领先一侦测电路213以描述过的类似校准的方法编码或转换多 个延迟位至PHERR值，并且PHERR值被提供给控制逻辑电路201。PHERR值表示延迟线209 的前端延迟单元中切换状态以使PDP脉冲持续的前端延迟单元的数目，因为延迟线209中 每一延迟单元的延迟时间是在校准期间决定的，并且因为PHERR值以多个延迟单元由低电 平切换到高电平的数目表示相位误差，通过将PHERR值乘以延迟单元的延迟时间决定确定 选择的时脉信号之间的相位差。控制逻辑电路201经由测试逻辑电路109报告结果至外部 测试电路(未显示)。于一实施例，控制逻辑电路201用于进行计算以及外部地报告结果。 于另一实施例，控制逻辑电路201外部地报告测试结果以及外部地执行计算，例如通过外 部测试电路或通过手动方法。图3是图2的相位误差逻辑电路205的具体实施例的电路图。PREA信号被提供给 D型触发器(DFF)的D输入，D型触发器在Q输出第一时脉边缘侦测信号ADET信号。ADET被提供给二输入异或门303 (XOR)的一输入、二输入或门305的一输入以及三输入与门311 的一输入。CLKA信号被提供给或门305的另一输入，或门305的输出耦接至DFF 301的时 脉输入。PREB信号被提供给另一 DFF307的D输入，DFF 307在Q输出第二时脉边缘侦测 信号BDET。BDET被提供给XOR门303的另一输入、另一二输入或门309的一输入，以及与 门311的另一输入。CLKB信号被提供至或门309的另一输入，或门309的输出耦接至DFF 307的时脉输入。XOR门303的输出为PDP信号，并被作为反相器313的输入。反相器303 的输出被提供给与门311的第三输入。与门311的输出被分别提供给DFFs 301及307的 清除输入CLR。
在相位误差逻辑电路205运行时，ADET及BDET信号都初始化为低电平，因此XOR 门303在初始化时致动PDP为低电平。当CLKA及CLKB信号的下一上升边缘都应该一致于 BCLK的下一上升边缘时，PREA及PREB信号被致动为高电平。因此，在CLKA下次呈现高电 平之前，PREA被致动为高电平，以及在CLKB下次呈现高电平之前，PREB被致动为高电平，并 且在大约相同时间CLKA及CLKB信号都应该呈现高电平。当CLKA呈现高电平，PREA的高电 平状态经由拉高ADET的DFF 301锁存。同样地，当CLKB呈现高电平，PREB的逻辑高电平 状态经由拉高BDET的DFF 307锁存。假如CLKA及CKB在同一时间呈现高电平，则ADET及 BDET也会在同一时间致动为高电平，因此XOR门303不会改变状态，并且PDP维持低电平。 在此情况下，所选择的时脉信号CLKA与CLKB之间并没有或只有极小相位误差。并且，假如 CLKA及CLKB没有在同一时间呈现高电平，但是彼此之间是在可忽略的时间范围内，则没有 脉冲或微不足道的脉冲呈现于PDP，并且假如在同一时间所有的与门311的输入都是在高 电平，DFFs 301及307可能都被清除。当CLKA及CLKB之间的相位误差存在时，则ADET或 BDET信号之一呈现高电平而另一维持低电平，所以XOR门303拉高PDP。PDP维持高电平 直到ADET及BDET都致动为高电平，此时PDP拉回低电平。只要PDP拉回低电平而ADET及 BDET都是高电平，则与门311重置DFFs 301及307以重置电路。以此方法，PDP上脉冲的 持续时间表示相位差或CLKA及CLKB之间的相位误差。图4是本发明中耦接至图2暂存逻辑电路211的延迟线209的电路图。如上所 述，延迟线209包括M个串联耦接的延迟单元401。每一个延迟单元401包括一对串联耦接 的反相器403，所以延迟线209共包括2M个串联耦接的反相器403。于一特定实施例，M是 64，因此有128个串联耦接的反相器，而对于其它架构M也可以是其它适合的数目。反相器 403以实质上完全相同的方式提供实质上相等的延迟时间给每一延迟单元401。虽然在此 实施例中使用反相器，也可以使用其它的延迟元件，例如缓冲器或延迟单元或其类似元件。 SPULSE信号被提供给第一延迟单元401的输入，第一延迟单元401输出第一接头信号Tl。 Tl被提供给第二延迟单元的401的输入，第二延迟单元401输出第二接头信号T2，以此类 推，最后延迟单元401输出最后接头信号TM。每一接头信号Tl-TM均提供给暂存逻辑电路 211的多个暂存器405中的对应的一暂存器的数据(D)输入。多个暂存器405的Q输出延 迟位Dl-DM至领先一侦测电路213的各个输入。SPULSE信号被提供至每一暂存器405的反 相时脉输入CLKB，RCLK信号被提供至每一暂存器405的非反相输入CLK，以及REGCLRB信 号被提供给每一暂存器405的反相清除输入CLRB。在运行时，当SPULSE信号呈现高电平，RCLK致动为低电平并且暂存逻辑电路211 中的每一暂存器405准备暂存接头信号Tl-TM。SPULSE的上升边缘依序地经由每一延迟单元401向后传送(propagate)，以使接头信号T1-TM从接头信号Tl开始改变直到接头信号 TM由逻辑0改变至逻辑1。当SPULSE信号回到低电平时，当延迟位Dl-DM提供给领先一侦 测电路时，暂存器405闩锁接头信号Tl-TM的目前状态。举例来说，假如前3延迟位D1-D3 是逻辑1而剩下的延迟位D4-DM是逻辑0 (11100000，. . .，0)，则SPULSE信号的持续时间是 大约3倍于每一延迟单元的延迟时间。而假如前15个延迟位D1-D15是逻辑1并且剩下的 延迟位D16-DM是逻辑0(11111111111111100000，· · ·，0)，则SPULSE信号的持续时间大约是 15倍于每一延迟单元的延迟时间。领先逻辑1的数目(延迟位高位逻辑1的数目)指示经 由延迟线209的SPULSE的持续时间。因为经由每一延迟单元401的延迟时间在校准时确 定，以及因为各延迟单元具有实质上相等的延迟时间，当延迟位Dl-DM的状态为高电平时 表示SPULSE信号的持续时间。领先一侦测电路213编码或转换延迟位Dl-DM成领先逻辑 1的数目(多个延迟位于相对高位逻辑1的数目)，此数目作为PHERR值提供给控制逻辑电 路201。在一实施例中，根据经由延迟线209的SPULSE的持续时间(PDP信号的每一持续 时间)，领先一侦测电路213更用以侦测(计算)延迟位Dl-DM的状态转态(transition) 的数目。而PHERR值乘以延迟单元401的每一个的延迟时间是SPULSE的持续时间，SPULSE 持续时间是所选择的时脉信号之间的相位误差。图5为本发明中图4的暂存器405的电路图。CLK作为输入被提供给N沟道装置 N2的栅极、P沟道装置P4的栅极、传输装置(pass device) Gl的反相栅极，以及另一传输装 置G2的非反相栅极。每一传输装置Gl及G2由互相耦接的P沟道装置及N沟道装置构成， P沟道的栅极作为反相栅极，并且N沟道的栅极作为非反相栅极。CLKB的输入被提供到P 沟道装置Pl的栅极、N沟道装置N3的栅极、传输装置Gl的非反相栅极，以及传输装置G2的 反相栅极。输入D被提供给传送装置Gl的输入。CLRB作为输入被分别提供给二输入NAND 门501及二输入NAND门505的一输入。传输装置Gl的输出信号，即信号DI，耦接到NAND 门501的另一输入，以及N2及Pl的漏极。NAND门501的输出耦接到另一二输入NAND门 503的一个输入，P沟道装置P2的栅极以及N沟道装置m的栅极。装置m、N2、Pl及P2耦 接成介于电源电压VSS及VDD之间的逻辑电路。其中，Nl的源极耦接到VSS，Nl的漏极耦 接到N2的源极。N2的漏极耦接到Pl的漏极，Pl的源极耦接到P2的漏极。P2的源极耦接 到VDD。NAND门503的输出耦接到传输装置G2的输入，以及G2的输出信号，即信号D0，耦 接到NAND门505的另一输入以及N3及P4的漏极。NAND门505的输出耦接到反相器507 的输入，N沟道装置N4的栅极，P沟道装置P3的栅极，以及NAND门503的另一输入。装置 P3、P4、N3及N4耦接成介于VSS及VDD之间的逻辑电路。其中，P3的源极耦接到VDD并且 P3的漏极耦接到P4的源极。P4的漏极耦接到N3的漏极，N3的源极耦接到N4的漏极。N4 的源极耦接到VSS。反相器507的输出作为暂存器405的Q输出。在暂存器405运行时，当控制逻辑电路201致动REGCLR为高电平，CLRB输入致动 为低电平，使得NAND门501及505致动其输出为高电平，使得NAND门503拉低输出。当 REGCLR是高电平，位于反相器507输出的暂存器405的Q输出因此拉到低电平。以此方式， 当维持REGCLR为高电平时，控制逻辑电路201清除以及维持暂存逻辑电路211清除。假如 SPULSE是低电平，则CLK输入是高电平以及CLKB输出是低电平。装置附及N2都是开通所 以DI信号被拉低。传输装置Gl是关闭所以D输入会在最初时被隔离，然而传输装置G2是 开通所以NAND门503的低输出拉低DO信号。当控制逻辑电路201致动REGCLR回到低电平时而SPULSE是低电平，暂存器405的状态维持不变所以Q输出维持低电平。当SPULSE呈现 高电平以建立下一个脉冲(对于校准或相位误差延迟)，CLK输入呈现低电平以及CLKB输 入呈现高电平。当SPULSE维持高电平，传输装置Gl是开通所以DI信号是拉到D输入的状 态。并且传输装置G2是关闭所以Q输出是暂时隔离于输入直到SPULSE呈现低电平。NAND 门501及503类似于将D输入值反相而SPULSE是高电平(而CLRB是高电平)所以NAND 门503的输出反映了 D输入。当SPULSE回到低电平时，传输装置Gl关闭以隔离D输入并且传输装置G2开通以 传送储存的输入值到NAND门505的输入。NAND门505扮演成反相器所以反相器507的输 出致动Q输出至D输入的储存值。当SPULSE呈现低电平 时假如D输入回到低电平，则NAND 门503的低输出被NAND门505反相，并且NAND门505的高输出被反相器507反相所以Q 维持低电平。此外，当SPULSE返回低电平时，假如D输入仍然低电平，则装置m及N2开通 以有效地暂存NAND门501的输出高电平而SPULSE维持低电平。因为传输装置G2是打开， NAND门505的输出维持高电平所以Q输出是有效地闩锁在低电平。在任何时间假如D输入呈现高电平而SPULSE是高电平，则NAND门501的输出呈现 低电平，并且拉高NAND门503的输出。当SPULSE呈现低电平时，装置Pl及P2都是导通以 维持NAND门501的输入高电平，所以NAND门501的输出有效地闩锁在低电平并且NAND门 503的输出闩锁在高电平。传输装置G2导通以将DO信号拉到高电平所以NAND门503的输 出被拉到低电平。反相器507将Q输出拉到高电平，如同逻辑1传输到领先一侦测电路213。 SPULSE信号的低边缘经由延迟线209传送所以D输入最终呈现低电平。假如控制逻辑电路 201致动REGCLR为高电平，则在SPULSE的下一个脉冲以类似的方法重复运行。然而，假如 暂存器405的Q输出是高电平并且暂存器405没有在SPULSE的下一个上升边缘被清除，则 不论D输入的状态，Q输出将维持高电平。举例来说，当Q输出是高电平以及SPULSE信号 呈现高电平时假设D输入是低电平。D输入逻辑0通过传输装置Gl传送到NAND门501的 输入的DI信号，NAND门501再次切换其输出为高电平。因为NAND门505的输出是低电平 并且因为CLK输入是低电平，装置P 3及P4维持NAND门505的一输入为高电平并且CLRB 的输入维持NAND门505的其他输入为高电平，所以其输出维持闩锁在低电平。以此方式， 则不论D输入状态，暂存器405的Q输出维持闩锁成高电平直到暂存器405被控制逻辑电 路201所清除。暂存器405以同样方式运行成设定-重置(set-reset，SR)型式暂存器或触发器。 暂存器405的D输入作为“设定”输入以及CLRB输入作为“重置”输入。在任一种情况，只 要暂存器被设定，直到重置才会清除。校准周期期间，暂存器阵列(多个暂存器405)储存 以及提供校准脉冲信号CALPLS的持续时间，或校准时脉信号的高电平值，CAL值用于决定 每一延迟单元40的延迟时间。在包含多个测量周期(measurement cycle)的测量期间，暂 存器阵列(多个暂存器405)提供最长的差异脉冲值所以PHERR值表示选择的时脉信号之 间的峰值相位误差。参考图2及图4，在一校准周期(calibration cycle)后，控制逻辑电路201清 除暂存逻辑电路211以及为了测量峰值相位误差选择一对输入时脉信号CLK1-CLKN作为 CLKA/CLKB时脉信号。PSEL信号致动以选择PDP，PDP作为SPULSE提供至延迟线209。选 择的时脉信号CLKA及CLKB的多个周期经由延迟线209处理以及通过延迟线209测量而没有重新清除暂存逻辑电路211。以此方式，即使各种差异脉冲持续时间被输入至延迟 线209，只有最长持续时间的差异脉冲可以被测量以决定峰值相位误差。例如，假如第一 差异脉冲是相对的短暂并且只有设定暂存逻辑电路211的前5个暂存器405，则延迟位初 始地设定为111110000，...,OOO0在第一差异脉冲之后，假如以控制逻辑电路201取样， PHERR值是5。假如下一差异脉冲较长，所以前10个暂存器405被设定，则延迟位改变为 1111111111000, ... ,O0在第二差异脉冲之后，假如以控制逻辑电路201取样，PHERR值是 10。假如下一差异脉冲小于10个延迟单元以至于影响少于前10个暂存器405，则延迟位没 有改变并且维持1111111111000，... ,O0因此，即使较短的差异脉冲被输入至延迟线209， 在第三个差异脉冲之后，假如控制逻辑电路201取样，PHERR值维持在10。每一个暂存器 405，只要被设定，将维持设定直到被清除，所以只有经由延迟线209的最长差异脉冲被暂 存逻辑电路211侦测以反映峰值相位误差。在包含多个时脉周期的测量期间之后，假如最 长差异脉冲仍然为10，则PHERR值是10并且反映测量期间决定的峰值相位误差。假如有任 何一个差异脉冲大于10个延迟单元，例如为20，则PHERR值是20，并且在同一测量期间较 短的差异脉冲不会改变最大PHERR值。控制逻辑电路201致动REGCLR信号以清除暂存逻 辑电路211以建立新测量周期或实施新校准周期。图6为根据本发明中使用图1中装置100中的峰值相位误差侦测电路107的测试 程序的流程图。为实现相位误差测试之用途，装置100经由外部测试接口 111设置于或耦接 于测试站(未显示)。在步骤601，装置100被致动，则BCLK开始震荡在标准频率电平。在 步骤603，程序化或决定测试运行条件。举例来说，执行对BCLK操作频率的调整，以及假如 乘数Ml-MN未知，程序化或决 定乘数Ml-MN。BCLK及CLK1-CLKN的实际频率可能测量或以 其他方式决定以确保测试准度。其他测试操作条件可在步骤603调整或以其他方式决定， 例如电源电压以及电流、核心电压及电流、任何温度条件、输入时脉抖动等等。PLLs 103的 任何特定运行参数可在步骤603调整或决定，例如电流偏压与充电电流以及其类似参数。在步骤605，为了先进行校准，控制逻辑电路201致动PSEL信号以选择CALPLS作 为SPULSE提供至延迟线209。于步骤607，控制逻辑电路201清除暂存逻辑电路211。暂 存逻辑电路211可被维持在清除的状态直到脉冲选择逻辑电路207稳定或在脉冲选择逻辑 电路207稳定之后暂存逻辑电路211被清除。在一实施例中，暂存逻辑电路211被清除直 到SPULSE准确地反映CALPLS。于步骤609，控制逻辑电路201实施评估经由延迟线209的 评估CALPLS之校准周期。在经由延迟线209提供至少一个完整(full pulse)的CALPLS 之后，决定位于领先一侦测电路213的输出的CAL值。在决定CAL值之前，可能经由延迟线 209提供CALPLS的多个脉冲。然后如先前所描述，储存以及评估CAL值以决定延迟线209 的每一延迟单元401的相对延迟时间。在步骤611，控制逻辑电路201致动CSEL信号以决 定选择时脉信号CLK1-CLKN中的一对时脉信号进行峰值相位误差测量，以及致动的PSEL信 号以选择PDP输出作为到延迟线209的SPULSE信号。在步骤613，控制逻辑电路201清除 暂存逻辑电路211。在步骤613，暂存逻辑电路211是维持在清除状态或当SPULSE准确地 反映PDP时被清除。在步骤615，控制逻辑电路201对选择的时脉信号进行峰值相位误差测 量。在步骤617，控制逻辑电路201读取PHERR值以决定选择的时脉信号的峰值相位 误差测量的测量结果。结果可以储存或回报给外部测试装备。须注意到在测试期间在每一个时脉周期之后或在所选择的多个时脉周期之后，控制逻辑电路201可监测以及/或储存以及报告PHERR值。在步骤618，询问是否继续获得PHERR值，假如是，运行回路回到步骤 615以进行选择的另一时脉对的峰值相位误差测量。在一足够的周期时间后或在确定的最 少个时脉测试周期后，PHERR值稳定在一峰值，以表示所选择的时脉信号之间的峰值相位误 差。于一实施例，测量周期被选择为足够的持续时间，以测量选择的时脉信号的适当数目的 时脉周期。时脉周期的任何适量数目都可被选择并且此数目可依照测试准则或参数调整。 每一延迟单元401的延迟时间所乘以的PHERR值在校准程序期间决定，PHERR值提供选择 的时脉信号之间的峰值相位误差。只要有需要，运行可以在步骤615-618之间轮回，PHERR 信号可时常被读取并且储存或报告以侦测任何改变。只要时脉正在执行，同样时脉对的比 较可能持续进行。在选择的时脉对的测试完成后，运行进行到步骤619以询问是否在已知测试条件 下实施对同一时脉对或另一时脉对进行其它测试。若进行其它测试，则运行步骤621以询 问是否另一校准周期应该在初始化另一测试测量周期前实施。假如是，运行回到步骤605 以选择CALPLS实施延迟线209的其他校准周期。有必要在常规运行或在选择的时间周期 之后实施校准周期以确保正确的结果。假如决定在步骤621不实施校准周期，运行进行到 步骤619以选择同样或下一对时脉信号作测试。参考步骤619，假如在已知测试情况下没有 更多时脉对测试，运行进行到步骤623以询问是否在不同组的测试条件下执行额外的测试 或决定存在的测试条件。举例而言，可能有必要变更或调整时脉速度、温度、电压、电流等等 或可能决定重新评估存在的测试条件。假如是，运行回到方块603。否则，测试运行完成。峰值相位误差取决于CLK1-CLKN中的任何二时脉信号以及可能为每一可能时脉 对组合。至少决定提供到互相通讯的时脉域CDl-CDN的二不同时脉域的一对时脉之间的相 位误差是有利的。假如峰值相位误差足够高到危及装置100的适当运行，则PLLs 130中的 任何一或多个的运行可能被调整以确保适当运行。所述调整可能包括例如时脉速度调整、 电流调整(例如电源或电流偏压或类似参数)，电压调整等等。虽然本发明对于一些较佳的实施例已经描述相当多细节，其他实施例或变化是可 能推测出的。举例来说，在此描述的电路可能以任何方式实施，包含逻辑装置或电路或类似 元件。所描述的逻辑电路的任何功能可用整合装置内的软件或固件实施。本领域技术人员 可体认到他们可以轻易地使用揭露的观念以及特定实施例为基础而变更及设计可以实施 同样目的的其他结构且不脱离本发明以及申请专利范围。附图中符号的简单说明如下100:装置101 时脉域103 锁相回路电路 105 信号线107 峰值相位误差侦测电路109 测试逻辑电路111 测试接口201 控制逻辑电路203:时脉选择逻辑电路205:相位误差逻辑电路207 脉冲选择逻辑电路208 反相器209:延迟线211 暂存逻辑电路212:反相器213:领先一侦测电路
301 :D型触发器303:二输入异或门305: 二输入或门307 :D型触发器309: 二输入或门311:三输入与门313 反相器401 延迟单元403 反相器405 暂存器501、503、505 二输入 NAND 门507 反相器601、603、605、607、609、611、613、615、617、618、619、621、623 步骤。
权利要求
一种峰值相位误差侦测电路，其特征在于，包括一相位误差逻辑电路，提供一相位差异脉冲信号，该相位差异脉冲信号包含至少一差异脉冲，该至少一差异脉冲指示一对时脉信号的选择边缘之间的时差；以及一延迟及暂存逻辑电路，该延迟及暂存逻辑电路接收该相位差异脉冲信号，并提供一峰值相位误差值，该峰值相位误差值表示该对时脉信号之间的峰值相位误差。
2.根据权利要求1所述的峰值相位误差侦测电路，其特征在于，该延迟及暂存逻辑电 路包括一延迟线，包含多个串联耦接的延迟单元及多个接头，其中每一接头提供对应的延迟 单元的一输出状态；以及一暂存逻辑电路，对应该至少一差异脉冲的一持续时间，暂存做为多个延迟位的该多 个接头中每一个接头的状态，其中每一延迟位维持设定直到被重置。
3.根据权利要求2所述的峰值相位误差侦测电路，其特征在于，该暂存逻辑电路包括 多个设定_重置暂存器，每一个设定_重置暂存器具有一设定输入，该设定输入耦接至该多 个接头的一对应接头，每一个设定-重置暂存器具有一用以清除该暂存逻辑电路的重置输 入，以及至少一时脉输入，该至少一时脉输入反应该至少一差异脉冲的状态。
4.根据权利要求2所述的峰值相位误差侦测电路，其特征在于，还包括一领先一侦测 电路，转换该多个延迟位，以提供该峰值相位误差值。
5.根据权利要求1所述的峰值相位误差侦测电路，其特征在于，还包括一脉冲选择逻辑电路，选择该相位差异脉冲信号或一校准脉冲信号，以提供至该延迟 及暂存逻辑电路；以及一控制逻辑电路，控制该脉冲选择逻辑电路去选择该校准脉冲信号以校准该延迟及暂 存逻辑电路，以及控制该脉冲选择逻辑电路去选择该相位差异脉冲信号以决定该对时脉信 号之间的峰值相位误差。
6.根据权利要求5所述的峰值相位误差侦测电路，其特征在于，该延迟及暂存逻辑电 路包含具有相同延迟时间的多个延迟单元，其中，通过将该校准脉冲信号的已知时间除以 该峰值相位误差值决定经由该多个延迟单元中每一个延迟单元的该相同延迟时间。
7.根据权利要求1所述的峰值相位误差侦测电路，其特征在于，该相位误差逻辑电路 包括一第一侦测电路，当该对时脉信号中的第一个时脉信号被指定为一致于一第一时脉边 缘转态时，传输一第一侦测信号；一第二侦测电路，当该对时脉信号中的第二个时脉信号被指定为一致于一第二时脉边 缘转态时，传输一第二侦测信号；以及一异或门，接收该第一侦测信号及该第二侦测信号，并提供该相位差异脉冲信号。
8.一集成电路，其特征在于，包括多个时脉电路，每一个时脉电路提供多个时脉信号中的一对应的时脉信号；以及一峰值相位误差侦测电路，包括一相位误差逻辑电路，接收从该多个时脉信号中选择的一对时脉信号，以及提供一相 位差异脉冲信号，该相位差异脉冲信号包含一差异脉冲，该差异脉冲指示该选择的一对时 脉信号的时差；一延迟及暂存逻辑电路，接收该相位差异脉冲信号，并提供一峰值相位误差值，该峰值 相位误差值表示该对时脉信号之间的峰值相位误差；以及一控制逻辑电路，用以自该多个时脉信号中选择该选择的一对时脉信号。
9.根据权利要求8所述的集成电路，其特征在于，该多个时脉电路中每一个时脉电路 包括一锁相回路电路，接收一参考时脉及一时脉乘数，以及提供该多个时脉信号中对应的 一个时脉信号以及多个预备信号中对应的一个预备信号；以及其中当对应的时脉信号的下一边缘一致于该参考时脉的一边缘时，一对应的锁相回路 电路致动该多个预备信号的每一个预备信号。
10.根据权利要求8所述的集成电路，其特征在于，该相位误差逻辑电路包括一第一侦测电路，当该对时脉信号中的第一个时脉信号被指定为一致于一第一时脉边 缘转态时，传输一第一侦测信号；一第二侦测电路，当该对时脉信号中的第二个时脉信号被指定为一致于一第二时脉边 缘转态时，传输一第二侦测信号；以及一异或门，接收该第一侦测信号及该第二侦测信号，并提供该相位差异脉冲信号。
11.根据权利要求8所述的集成电路，其特征在于，该延迟及暂存逻辑电路包括一延迟线，包含多个串联耦接的延迟单元及多个接头，其中每一接头提供该多个延迟 单元中对应的延迟单元的一输出状态；以及一暂存逻辑电路，对应该至少一差异脉冲的一持续时间，暂存做为多个延迟位的该多 个接头中每一个接头的状态，其中每一延迟位维持设定直到被重置。
12.根据权利要求11所述的集成电路，其特征在于，还包括 一领先一侦测电路，转换该多个延迟位，以提供该峰值相位误差值。
13.根据权利要求11所述的集成电路，其特征在于，还包括一脉冲选择逻辑电路，选择该相位差异脉冲信号或一校准脉冲信号，用以提供至该延 迟线；其中该延迟线包括具有相同延迟时间的多个延迟单元；以及其中该控制逻辑电路控制该脉冲选择逻辑电路去选择该校准脉冲信号以校准该延迟 线，通过将该校准脉冲信号的已知时间除以该峰值相位误差值决定经由该多个延迟单元中 每一个延迟单元的该相同延迟时间。
14.根据权利要求13所述的集成电路，其特征在于，通过将该相同延迟时间乘以该峰 值相位误差值决定该选择的时脉信号对之间的峰值相位误差。
15.一种侦测时脉信号之间峰值相位误差的方法，其特征在于，包括于选择的时脉边缘逻辑地比较一对时脉信号，以及提供对应的多个相位差异脉冲信号；提供该多个相位差异脉冲信号至具有多个接头的一延迟线；根据该多个相位差异脉冲信号的每一持续时间，暂存该多个接头中每一个接头的状态 以提供一对应的多个延迟位，其中每一延迟位维持设定直到被清除；以及 转换该多个延迟位为一峰值相位误差值。
16.根据权利要求15所述侦测时脉信号之间峰值相位误差的方法，其特征在于，该逻辑地比较一对时脉信号的步骤包括在一参考时脉边缘一致期间，比较该对时脉信号相位不同时，产生该多个相位差异脉 冲信号。
17.根据权利要求15所述侦测时脉信号之间峰值相位误差的方法，其特征在于，该延 迟线包括串联耦接的多个延迟单元。
18.根据权利要求17所述侦测时脉信号之间峰值相位误差的方法，其特征在于，该暂 存该多个接头中每一个接头的状态的步骤包括针对该多个延迟单元中的每一个延迟单元设定一延迟位，根据该多个相位差异脉冲信 号的一最长持续时间，改变该延迟位。
19.根据权利要求15所述侦测时脉信号之间峰值相位误差的方法，其特征在于，该转 换该多个延迟位至一峰值相位误差值的步骤包括根据该多个相位差异脉冲信号的每一持续时间，侦测该多个延迟位的该多个接头的每 一状态转态的数目。
全文摘要
一种侦测时脉信号之间峰值相位误差的方法及装置，峰值相位误差侦测电路包括相位误差逻辑电路以及延迟及暂存逻辑电路。相位误差逻辑电路提供相位差异脉冲信号，相位差异脉冲信号包含指示一对时脉信号的选择边缘之间的时差的至少一差异脉冲。延迟及暂存逻辑电路接收相位差异脉冲信号以及提供表示该对时脉信号之间的峰值相位误差的峰值相位误差值。延迟及暂存逻辑电路包括延迟线及暂存逻辑电路，延迟线包括多个延迟单元以及多个接头。每一接头提供对应的延迟单元的输出状态。暂存逻辑电路对应差异脉冲的持续时间暂存每一接头的状态以提供多个延迟位。每一延迟位维持设定直到被重置，所以最长的相位差异脉冲信号被暂存以提供此峰值相位误差。
文档编号H03L7/085GK101834601SQ20101014975
公开日2010年9月15日 申请日期2010年4月15日 优先权日2009年4月15日
发明者凡妮莎·S·坎尼克 申请人:威盛电子股份有限公司