电压电平移位器的制作方法

专利名称：：电压电平移位器的制作方法
技术领域：
：本发明的
技术领域：
涉及到用于在两个不同电压域之间使电压电平移位的电压电平移位器(voltagelevelshifter)。
背景技术：
：已知提供电压电平移位器来将信号从一个电压域转换为适于另一个电压域的信号。其允许操作不同电压电平的电路相互接口连接。在专用集成电路(ASIC)设计中，常通过标准单元(StandardCell)的实施来执行电路设计。通过这种方式，ASIC制造商可以创建具有已知电特性的功能块，该已知电特性例如可在第三方电路设计工具中表示的传播延迟、电容和电感。标准单元设计利用这些功能块以达到高的等效门电路密度(gatedensity)和良好的电气性能。由此对用于标准单元设计的电路部件的限制(例如电特性)被谨慎控制。典型地，包括于标准单元设计中的已知电压电平移位器包括双电压NWELL架构，其制造费用高且消耗相对较大的电路面积。已知标准单元库电平移位器的一个问题是它们的面积较理想面积大，具有高漏电流且具有慢的电压移位响应时间。不存在这样的电压移位器的已知实现，该电压移位器具有对于标准单元库中的实现而言实际上是可能的单个NWELL0由此需要适合于用在标准单元库中的电压电平移位器，其具有减小的面积，减小的漏电流，更快的响应时间和制造起来更划算。图1示意性地说明了用于标准单元库的已知电压电平移位器。图1中的电路包括多个互补金属氧化物半导体(CMOS)晶体管，并包含两个NWELL。由于事实此电路的传输晶体管(passtransistor)的PMOS的单独隔离的NWELL，图1的标准单元是双高度单元。图1中的标准单元为电路100，其包括PMOS晶体管102，其中晶体管的源极连接至低电压域(VDDL)，且晶体管的漏极连接至NMOS晶体管104的漏极，NMOS晶体管104的源极连接至地电压。NMOS晶体管104的栅极连接至可能处于逻辑电平0或逻辑电平1的输入电压Vin_L。PMOS晶体管102和匪OS晶体管102共同表示电路100的第一个隔离的NWELL。在标准单元100的电路中通过一组四个PMOS晶体管106、108、110和112形成第二(单独的)NWELL。PMOS晶体管106和108的源极连接至高电压域VDDH。除了四个PMOS晶体管106、108、110和112，存在另外两个NMOS晶体管114、116，其接通在高电压域VDDH和地电位电压线117之间连接的总共6个晶体管的子电路。在此6个晶体管的子电路中，PMOS晶体管106和NMOS晶体管114的栅极连接至输入电压Vin_L，而PMOS晶体管108和NMOS晶体管116的栅极连接至电路节点152，节点152位于第一NWELL的NMOS104和PMOS102的漏极之间。PMOS晶体管110和112在以下意义上是交叉耦合的(cross-coupled)=PMOS晶体管112的栅极连接至NMOS晶体管114的漏极，而PMOS晶体管110的栅极连接至连接晶体管116和112的漏极的节点156。标准单元110的输出Vout_H通过包含串联连接的第一4反相器118和第二反相器120的信号通路(path)来提供。在电路100中需要两个NWELL的原因是有必要保持传输晶体管102的NWELL与由晶体管106、108、110和112形成的常规(regular)NWELL分开。实际上，期望的是保持PMOS晶体管102(其源极连接至低电压域VDDL)的本体(body)处于相同的相应源极的电位电平，亦即VDDL。否则如果PMOS晶体管102的衬底维持为常规电压域VDDJUPMOS102的本体至源极电位会由于所谓晶体背“本体效应(bodyeffect)”而增加，并且由此PMOS晶体管102的阈值电压会增加。注意，当栅极和源极之间的电压低于阈值电压Vt时PM0S102导通。相应地，高阈值电压Vt会具有会难以关断PMOS晶体管102的结果。这种状况是不期望的。由此通过在单独的NWELL中隔离两个晶体管102和104将PMOS102的本体维持在低源极电压电平VDDL。电路110的双NWELL结构和双高度单元意味着该单元的面积大，且制造费用高。标准单元电路100还消耗大量的功率，并具有显著的电流泄漏。在图1的电路中，当输入电压Vin_L对应于逻辑0时，在第一NWELL中匪OS晶体管104为关断，而PMOS晶体管102为导通。在第二NWELL中，当输入电压为逻辑0时，NMOS晶体管114和PMOS晶体管112都关断，由此节点154处于高电压域VDDH，而节点156处于零电压。然而当输入电压为逻辑0时，PMOS晶体管108为亚稳定的(metastable)，这意味着传输晶体管102和104的输出端与高电压域VDDH并不可靠地隔离。相应地，节点156处于未定电压，并由此仅对应于为所谓的“弱零”电压。电路100的PMOS晶体管108的亚稳定的该问题仅在输入电压对应于逻辑0的状况下发生。当图1的电路中输入电压VinJ^iS于逻辑1时，晶体管106、110、116和102所有都可靠地关断，而晶体管114、104、108和112所有都为导通，且输出电压Vout_H对应于高电压域VDDH。由此在图1的已知的标准单元电压电平移位器电路中，存在确保第一NWELL的传输晶体管102和104的正确工作的问题，该问题可能由于在切换电路中的晶体管之一(亦即PMOS晶体管108)的亚稳定而出现。当输入电压为逻辑电平0时，该问题发生。另外，期望的是相对于图1的电路100而言提供面积减小、漏电流减小的标准单元电压电平移位器。图2示意性地说明了用于双供电电压设计的已知单一NWELL电压电平移位器，其在检索论文，FujioIshihara和FarhanaSheikh的"LevelConversionforDual-SupplySystems“,IEEETransactionsonVeryLargeScaleIntegration(VLSI)Systems,volume12，no.2，February2004中得以描述。图2中的电路为基于二极管的单阱(well)电压电平移位器，但这种单一NWELL电路并不符合标准单元电压电平移位器的严格要求。图2的该基于二极管的设计仅可工作在输入/输出电路中，其中存在使用厚的氧化物(thickoxide)和较高电压晶体管的选择。由于它们的物理属性，以前已知的用于单一NWELL电压电平移位器的拓扑是简单的，对于在非常深亚微米(de印sub-micron)技术的标准单元库中使用并不实际。图2的单一NWELL电路200包括NMOS传输晶体管210，其源极连接至输入电压Vin_L，且其漏极连接至电路节点250。电路200进一步包括PMOS晶体管212，其源极连接至高电压域VDDH且其漏极连接至NMOS晶体管214的漏极。晶体管214的源极又连接至地电压。电路200包括第四CMOS晶体管，其为PMOS晶体管216，其源极和漏极连接在高电压域VDDH和节点250之间，且其栅极连接至电路200的输出线上的另一电路节点252。信号在输出为Vout_H之前通过单个反相器218。在电路200中，当输入电压Vin_L对应于逻辑0时，传输晶体管210切换，且PMOS晶体管212也导通。对于逻辑0输入，NMOS晶体管214强关断(stronglyoff)但PMOS晶体管216仅为弱关断(亦即，其为亚稳定的)。由于PMOS晶体管216的亚稳定，节点252并不具有明确的电压，该节点在升至高电压电平VDDH前，将初始处于零电压。通过反相器218后，输出电压将为零。PMOS晶体管216的亚稳定还会导致与如果电路200中不存在亚稳定时的情况相比更高水平的漏电流。由于PMOS晶体管216的亚稳定，还存在处于传输晶体管210的输出端的节点250处的电压电平不确定的问题。当图2的电路200的输入电压Vin_L对应于逻辑1时，晶体管210、214和216全部都导通，而其栅极连接至节点250的PMOS晶体管212关断，但仅为弱关断。由此晶体管212在此状况下处于亚稳定。这导致在节点250处的未定电压，其应处于高电压电平VDDH，但实际上仅弱地处在所期望电压电平。节点252处的电压电平应为零，由此反相器280的输出端处的电压应对应于VDDH。图2的电路仅对应于半反馈电路。如上所解释，对于分别为逻辑0和逻辑1的电压输入而言，存在由晶体管216和212中的一些的亚稳定引起的问题。为了图2中的电压电平移位器更高效地工作，对于逻辑零的输入电压，期望的是节点250应处于更强的零电压。这样会降低系统的漏电流。图2的电路200对应于所谓的半锁存(half-latch)电路，且导致对于逻辑零的输入电压电路200出现故障。当输入电压Vin_L为逻辑0时，则节点250由NMOS传输晶体管210和驱动输入Vin_L的另一NMOS晶体管(图2中未示出)驱动。由于栅极至源极的电压Vgs和阈值电压Vt之间的差将为小的且更接近为零，这两个NMOS晶体管二者都将很弱。这意味着包括晶体管210的两个NMOS晶体管将并不处于晶体管的期望“线性区域”。在线性区域，栅极至源极的电压Vgs超过阈值电压Vt，且本体至源极电压Vbs低于Vgs和Vt之间的差。由于这种非稳定性，图2的单一NWELL电压移位器不可用于深亚微米技术的标准单元库。另外，在与快速NMOS和快速PMOS晶体管相对应的所谓“FF角(FFcorner)”和漏电流可能会为高的高温角中，即使逻辑输入为0，由于在输入电压Vin_L和节点250之间的高电阻通路，图2的节点250的电位可能变为非零。结果，PMOS晶体管212可能会进入将使电路200输出端处的节点252的逻辑弱化的“三极体区域(trioderegion)”(亦即，线性区域)。由此，需要一种电压电平移位器，例如用于标准单元的单一NWELL设计，其消耗较少面积，制造起来更划算，而对于逻辑0和逻辑1二者的输入是稳定的。
发明内容根据本发明的第一方面，提供一种电压电平移位器，其从输入电压域接收输入信号，并将所述信号转换成移位电压域中的移位信号，所述电压电平移位器包括用于从所述输入电压域接收所述输入信号的输入端，布置于供电电压下的电压轨(rail)和地电压下的电压轨之间的切换电路；位于在所述输入端和所述切换电路之间的通路中的传输晶体管；用于输出所述移位信号的连接至所述切换电路的节点的输出端；其中所述切换电路被配置为当所述输入电压域对应于逻辑0时，使所述传输晶体管的输出端与所述供电电压轨隔罔。本发明认识到可以通过以下提供一种相对于以前所知的标准单元电压电平移位器具有改善性能特性的电压电平移位器确保该电压电平移位器的切换电路被配置为当输入电压域对应于逻辑0时使所述传输晶体管的输出端与所述供电电压轨隔离。这确保传输晶体管的输出端处存在强0，这又确保传输晶体管的正确工作，并避免高阈值现象和在以前所知电压电平移位器配置中展示出的切换电路的晶体管的亚稳定。通过切换电路的配置，使所述传输晶体管的输出端与所述供电电压电平隔离导致在电压电平移位器的输出处的更好的回旋(slew)，且允许在电压电平之间的更锐利的过渡(transition)。在一实施例中，电压电平移位器的切换电路被配置为提供全反馈。在以前所知的具有单一NWELL设计的电压电平移位器(即不适合于在标准单元库中实施的那些)中，切换电路仅提供半反馈且这样可引发传输晶体管的输出端处的不定电压。提供全反馈允许更可靠和稳健的电路，并且意味着电压电平移位器可提供有单一NWELL。消除提供第二NWELL的需要以将传输晶体管与切换电路的剩余部分隔离，使得更加容易地减少设计的电路面积。虽然该切换电路可具有许多不同的配置，在一实施例中该切换电路包括通过传输晶体管连接至输入端的上拉晶体管(pull-uptransistor)，且进一步包括通过对所述传输晶体管旁路的信号通路连接至所述输入端的下拉晶体。虽然该切换电路可包括多种不同切换布置中的任一种，在一实施例中该切换电路包括反相器电路。该反相器电路提供当输入电压域对应于逻辑0时，使所述传输晶体管的输出端与所述供电电压轨隔离的便利手段。该反相器电路可包括形成反相器的多种不同类型的切换元件中的任一种，但在一实施例中，该反相器电路包括单个NMOS晶体管和单个PMOS晶体管。这样易于实施且制造起来更划算。在一实施例中，该传输晶体管具有相对于反相器电路的PMOS晶体管阈值电压的较低的阈值电压。这样给电压电平移位器提供更稳健的特性。在一实施例中，反相器电路的PMOS晶体管用于当输入电压域对应于逻辑0时，执行使所述传输晶体管的所述输出端与所述供电电压轨的隔离。在一实施例中，切换电路包含位于反相器电路的NMOS晶体管漏极和PMOS晶体管漏极之间的第一节点。在一些实施例中，切换电路包括位于切换电路的上拉晶体管的漏极和下拉晶体管的漏极之间的第二节点，并且反相器电路的输入端连接至该第二节点。切换电路的这种布置在电路配置中提供全反馈，这实施简便且面积优化。在一些实施例中，反相器电路的输出端接至上拉晶体管的输入端。虽然可通过多个可选出口通路将切换电路的输出提供为移位数字信号，在一实施例中该电压电平移位器包括串联连接的至少一个反相器和通向输出端的信号通路(即出口通路)。应了解，根据本技术的电压电平移位器可用于多个不同环境。然而在一实施例中，该电压电平移位器为电路设计工具的标准单元库中的标准单元部件。相对于以前已知的标准单元电压电平移位器，这表示了更加面积优化的电路，其具有减少的漏电流和改善的性能特性。在一实施例中，该电压电平移位器的切换电路包括至少一个互补金属氧化物半导7体(CMOS)晶体管。在可选实施例中，该切换电路包括至少一碳纳米管(CarbonNano-Tube)场效应晶体管。应了解，根据本技术的电压电平移位器可通过使用其它可选类型的晶体管来实现。在一实施例中，该电压电平移位器包括单一电压域NWELL。这使得相对于双NWELL设计而言，该电压电平移位器的面积能被减小，且通过对于制造提供较低分辨率的NWELL掩模(mask)减少了工艺成本。在一些实施例中，该电压电平移位器具有单一高度而非双高度。根据第二方面，本发明提供一种通过将输入信号转换成移位电压域中的移位信号使输入信号的电压电平从输入电压域移位的方法，所述方法包括在输入端从所述输入电压域接收所述输入信号；在供电电压下的电压轨与地电压下的电压轨之间布置切换电路；在所述输入端与所述切换电路之间的通路中定位传输晶体管；连接输出端至所述切换电路的节点，以输出所述移位数字信号；其中所述切换电路被配置为当所述输入电压域对应于逻辑0时，使所述传输晶体管的输出端与所述供电电压轨隔离。本发明的上述以及其它目的、特征和优点将通过与附图一起阅读的以下说明性实施例的详细描述而变得显而易见。图1示意性地说明了用于标准单元库的已知双NWELL电压电平移位器；图2示意性地说明了不适用于标准单元库的已知单一NWELL电压电平移位器；图3示意性地说明了根据本发明的第一实施例的电压电平移位器；图4示意性地说明了图3的电压电平移位器在输入供电电压对应于逻辑0的情况下的配置；图5示意性地说明了图3的电压电平移位器在输入供电电压对应于逻辑1的情况下的配置；图6是根据本发明的第二实施例的电压电平移位器；图7A和图7B为表格，针对上升延迟(risedelay)、下降延迟、动态功率比和漏功率比的特性，示意性地说明了在图1的已知双Nwell架构和图3实施例的单一NWELL架构之间的对比；图8为表格，提供了图1的已知标准单元电压移位器和图3的实施例的泄漏特性的对比；以及图9为表格，示意性地说明了在图1的已知标准单元电压电平移位器和图3的实施例的电压电平移位器的延迟和动态功率特性之间的对比。具体实施例方式图3示意性地说明了根据本发明的第一实施例的适用于标准单元的单阱电压电平移位器设计。该电路包括NMOS传输晶体管310和连接在高电压域VDDH(源电压)和地8电压轨351之间的四个晶体管312、314、316和318。这四个晶体管包括第一PMOS晶体管312，其栅极连接至传输晶体管310的输出端，且其源极连接至高电压域VDDH。PMOS晶体管312的漏极连接至NMOS晶体管314的漏极，且NMOS晶体管314的源极又连接至地轨351。包含PMOS晶体管316和NMOS晶体管318的晶体管对共同形成反相器电路。PMOS晶体管316的源极连接至高电压域VDDH，而NMOS晶体管318的源极连接至地电压轨351。反相器电路晶体管316、318的栅极通过节点350连接至PMOS晶体管312和NMOS晶体管314的漏极之间的点。在电压电平移位器电路的输出Vout_H前提供另两个反相器320和322。在图3的电路中，信号通路连接源自节点353的输出通路上的点352，节点353位于反相器的PMOS晶体管316和NMOS晶体管318的漏极之间，且信号通路连接点352，该点352回绕到将传输晶体管310的输出端连接到PMOS晶体管312的栅极的导线309。NMOS传输晶体管310的栅极连接至“TIEHI单元”(用于在CMOS栅极处连接电源的标准单元系统)，使得在传输晶体管310的栅极处提供低电压域VDDL。图3的电路拓扑提供了一种实际上可靠地可用于深亚微米技术的标准单元库的单一NWELL电压电平移位器。图3的电路的拓扑的布局设计简单，且可利用自动电路设计工具来实现。电路300的面积小于图1的以前已知的标准单元的面积。对于给定工艺，与图3的拓扑相对应的电路的漏小于图1中所示的标准单元库的电压电平移位器的漏。对于给定工艺，图3的电平移位器也比图1的电平移位器更快。在图3的实施例中，传输晶体管310被实施为低阈值电压晶体管，而当存在逻辑输入0时，使节点352与所述传输晶体管310的输出端隔离的PMOS晶体管316被实施为相对高阈值电压晶体管。这使得该设计更加稳健。晶体管312可看作通过传输晶体管310连接至输入电压的上拉晶体管，而NMOS晶体管314可视作下拉晶体管，其通过对传输晶体管310旁路的信号通路311连接至输入Vin_L。图3的电平移位器的输入为模拟输入。但是，可知，可替换地使用数字输入信号。图4示意性地说明了当电压输入Vin_L对应于逻辑值0(即Vin_L=0)时，图3电路的各种晶体管的状态。如图4所示，当输入电压对应于0电压时，传输晶体管310接通。反相器的NMOS晶体管318和PMOS晶体管312也都接通。但NMOS晶体管314和PMOS晶体管316都为强关断。事实上PMOS晶体管316是强关断的，这允许在连接至传输晶体管310的输出端的节点352处获得强零电压。PMOS晶体管316的存在意味着在节点352处，当逻辑输入为0时，在节点352处没有至VDDH的通路。这解决了图2电路中所标识的亚稳定问题。如图4所示，对于输入电压为逻辑0，节点350处的电压对应于VDDH，在此特定实施例中对应于1.08V，传输晶体管310的输出端处的电压对应于0电压，与节点352处的电压一样。这导致反相器322的输出端处的0电压。图5示意性地描述了当输入电压对应于逻辑1时，图3实施例的电路。在此情况下，逻辑1的输入电压对应于Vin_L=0.5V。如图5所示，传输晶体管310会因为Vin_L=0.5V而关断，其与低电压域VDDL相同。由于传输晶体管310的栅极至源极电压为0，该晶体管关断。当逻辑输入对应于1时，反相器的NMOS晶体管318和PMOS晶体管312也关断。但是NMOS晶体管314会接通，且反相器的PMOS晶体管316也会接通。由此，节点352处的电压会对应于VDDH(即1.08V)，且节点350处的电压将对应于0伏。当NMOS晶体管314接通时，其将节点350下拉至地电位，由此PMOS晶体管316接通，且节点352被上拉至高电压域VDDH。由此，输出电压对应于VDDH(1.08V)。对比图2的半反馈系统，图3的电路对应于全反馈系统。对于逻辑0输入而言在确定获得强0电压的能力时，节点352的位置是重要的。在图3的布置中，这通过连接反相器晶体管316、318的输出端至PMOS晶体管312的输入端(亦即栅极)来实现。相比于图2的已知单阱电压电平移位器可实现的，图3的电路导致在输出Vout_H处改进的“回旋”和更锐利的过渡。当输入电压Vin_L具有逻辑电平0时，图3的电路布置意欲将传输晶体管310的输出端与VDDH隔离。在图3的实施例中，电压电平移位器的特性如下权利要求一种用于从输入电压域接收输入信号并将所述信号转换成移位电压域中的移位信号的电压电平移位器，所述电压电平移位器包括用于从所述输入电压域接收所述输入信号的输入端；布置于供电电压下的电压轨和地电压下的电压轨之间的切换电路；位于在所述输入端和所述切换电路之间的通路中的传输晶体管；用于输出所述移位数字信号的、连接至所述切换电路的节点的输出端；其中所述切换电路被配置为当所述输入电压域对应于逻辑0时，使所述传输晶体管的输出端与所述供电电压轨隔离。2.权利要求1所述的电压电平移位器，其中所述切换电路被配置为提供全反馈。3.权利要求1所述的电压电平移位器，其中所述切换电路包含通过所述传输晶体管连接至所述输入端的上拉晶体管，且包含通过对所述传输晶体管旁路的信号通路连接至所述输入端的下拉晶体管。4.权利要求3所述的电压电平移位器，其中所述切换电路包含反相器电路。5.权利要求4所述的电压电平移位器，其中所述反相器电路被配置为当所述输入电压域对应于逻辑0时，执行使所述传输晶体管的所述输出端与所述供电电压轨的隔离。6.权利要求5所述的电压电平移位器，其中所述反相器电路包含NMOS晶体管和PMOS晶体管。7.权利要求6所述的电压电平移位器，其中所述传输晶体管具有相对于所述反相器电路的所述PMOS晶体管的阈值电压较低的阈值电压。8.权利要求7所述的设备，其中所述反相器电路的所述PMOS晶体管当所述第一电压域对应于逻辑0时，执行使所述传输晶体管的所述输出端与所述供电电压轨的隔离。9.权利要求8所述的电压电平移位器，其中所述切换电路包含位于所述NMOS晶体管的漏极和所述PMOS晶体管的漏极和所述传输晶体管的漏极之间的第一节点。10.权利要求9所述的电压电平移位器，其中所述切换电路包含位于所述上拉晶体管的漏极和所述下拉晶体管的漏极之间的第二节点，且其中所述反相器电路的输入端连接至所述第二节点。11.权利要求5所述的电压电平移位器，其中所述反相器电路的输出端连接至所述上拉晶体管的输入端。12.权利要求1所述的电压电平移位器，包含在通向所述输出端的信号通路中串联连接的至少一个反相器。13.权利要求1所述的电压电平移位器，其中所述电压电平移位器为电路设计工具的标准单元库中的标准单元部件。14.权利要求1所述的电压电平移位器，其中所述切换电路包含至少一个互补金属氧化物半导体(CMOS)晶体管。15.权利要求1所述的电压电平移位器，其中所述切换电路包含至少一个碳纳米管场效应晶体管。16.权利要求1所述的电压电平移位器，包含单一电压域NWELL。17.权利要求1所述的电压电平移位器，具有单一高度。18.权利要求1所述的电压电平移位器，其中所述传输晶体管的栅极连接至TIEHI标准单元，该TIEHI标准单元具有低于所述供电电压的非0电压。19.一种通过将输入信号转换成移位电压域中的移位信号来使所述输入信号的电压电平从输入电压域移位的方法，所述方法包括在输入端从所述输入电压域接收所述输入信号；在供电电压下的电压轨与地电压下的电压轨之间布置切换电路；在所述输入端与所述切换电路之间的通路中定位传输晶体管；连接输出端至所述切换电路的节点，以输出所述移位数字信号；其中所述切换电路被配置为当所述输入电压域对应于逻辑0时，使所述传输晶体管的输出端与所述供电电压轨隔离。20.一种用于从输入电压域接收输入信号并将所述信号转换成移位电压域中的移位信号的电压电平移位器，所述电压电平移位器包括用于从所述输入电压域接收所述输入信号的装置；在供电电压下的电压轨和地电压下的电压轨之间布置的切换装置；位于在所述输入端和所述切换电路之间的通路中的传输晶体管装置；连接至所述切换电路的节点以输出所述移位数字信号的输出装置；其中所述切换装置被配置为当所述输入电压域对应于逻辑0时，使所述传输晶体管装置的输出端与所述供电电压轨隔离。全文摘要本发明涉及电压电平移位器。提供了一种用于从输入电压域接收输入信号并将所述信号转换成移位电压域中的移位信号的电压电平移位器。该电压电平移位器具有输入端、切换电路、传输晶体管和输出端。该切换电路被配置为当所述输入电压域对应于逻辑0时，使所述传输晶体管的输出端与所述供电电压轨隔离。文档编号H03K19/185GK101944905SQ20101026697公开日2011年1月12日申请日期2010年7月1日优先权日2009年7月2日发明者A·W·阿拉姆申请人:Arm有限公司