一种时钟切换方法及时钟切换装置的制作方法

专利名称：一种时钟切换方法及时钟切换装置的制作方法
技术领域：
本发明属于时钟信号处理技术领域，具体地说，是涉及一种时钟信号的切换方 法以及时钟切换装置。
背景技术：
在数字视频处理芯片中，根据应用场合的需要，经常要实现输入时钟的切换。 比如某个视频处理芯片有两个输入时钟dkl、clk2,当输入到视频处理芯片的视频流在 低分辨率时，要求芯片的工作时钟是clkl ；当输入到视频处理芯片的视频流工作在高分 辨率时，则要求芯片的工作时钟为clk2。两个输入时钟dkl、Clk2的切换时间对这个视频处理芯片来说是完全未知的，如 果不做专门处理，而直接采用一个选择器选择其中一路时钟信号输出，可能会使此视频 处理芯片的电路发生未知的问题，从而导致电路的崩溃或者逻辑上的混乱。举例说明 一般的时钟切换电路不会考虑毛刺和亚稳态问题，它只是通过一个简单的二选一切换芯 片来对两路时钟信号clkl、dk2进行切换，其逻辑电路参见图1所示。对应的逻辑公式 为elk—out = (elk—sel or elk—1)and( elk—sel or elk—2) (1)其中，elk—sel 为时钟选 择信号； elk—sel为dk—sel的反向信号。由公式(1)可见，在时钟选择信号dk—sel为 0时， dk—sel为1。根据逻辑或门的特性，或门Orl的输出为dk—1，或门0r2的输出 为1，即Orl对dk—1是“畅通的” ；0r2对dk—2是“阻塞的”。由此一来，通过与门 And输出的时钟信号elk—out即为elk—1。在实际的工程应用中，如果elk—sel在电路运行中动态变化，上述电路如果不做 特殊处理，在切换输出的时钟信号elk—out上就会产生毛刺或者出现不确定状态，如图2 所示的时钟波形。其中，箭头所指的脉冲即为切换过程中所产生的毛刺。若将该时钟信 号直接输入到视频处理芯片中，则会对系统运行的稳定性造成不利影响。为了实现系统的稳定运行，就需要采取一定的措施来实现时钟信号的平滑切 换，从而使得切换后输出的时钟信号没有毛刺，没有亚稳态问题。为此，业界提出了一 些解决该类问题的方法，比如公告号为CN2872451Y、CN100587652C、CN101299159B 的专利申请。虽然在解决毛刺和亚稳态问题上都起到了一定的作用，但是各有其自身的 缺陷。比如中国实用新型CN2872451Y公开了一种新型时钟动态切换电路，虽然在一定 程度上解决了亚稳态问题，但是当快慢时钟频率相差较大时，难以避免门控输出叠加产 生毛刺现象。发明专利CN100587652C公开了一种时钟切换方法以及时钟切换装置，步 骤多、操作复杂，而且必须事先知道要切换的两路时钟信号中，哪路时钟比较快，哪路 时钟比较慢，快慢时钟信号必须输入到特定的端口上，才能实现时钟信号的平滑切换， 因此实际应用情况并不理想。中国发明专利CN101299159B公开了一种时钟切换电路， 采用两个D触发器以及复位产生电路、或门和与非门等来解决亚稳态和输出毛刺问题。 经过逻辑仿真我们发现当时钟选择信号dk—sel在dkl或者dk2上升沿附近变化时，该专利技术对亚稳态的处理不够完善，容易导致逻辑的混乱。基于此，如何设计一种能够实现任意频率时钟之间的平滑切换，以彻底规避亚 稳态和毛刺问题，是本发明所要解决的一项主要问题。

发明内容
本发明的目的之一在于提供一种时钟切换方法，用于根据时钟选择信号进行第 一时钟信号clkl和第二时钟信号dk2的切换，包括以下步骤a、对所述时钟选择信号进行处理，生成第一时钟选择信号和第二时钟选择信 号；其中，当所述时钟选择信号从选通Clkl的状态跳变到选通Clk2的状态时，第一时钟 选择信号在保持选通clkl的状态至少一个clkl脉冲时进行跳变；第二时钟选择信号在所 述第一时钟选择信号跳变后，保持当前阻断clk2的状态至少两个dk2脉冲时进行跳变；b、将所述第一、第二时钟选择信号作为门控使能信号，分别对clkl、Clk2进行 门控处理；C、将门控处理后生成的信号进行组合输出。为了进一步消除毛刺，在所述步骤b中，当所述第一、第二时钟选择信号阻断 clkl或dk2输出时，优选经门控处理后生成高电平1。为了实现该目的，可以将所述第 一、第二时钟选择信号分别与所述的clkl、dk2进行逻辑“或”操作，在第一或第二时 钟选择信号为高电平1时，通过“或”操作输出高电平1，以阻断clkl或dk2的输出。再进一步的，在所述步骤C中，对门控处理后生成的信号进行逻辑“与”操作， 以实现信号的组合输出。作为形成所述第一、第二时钟选择信号的一种具体处理方式，在所述步骤a中， 对所述时钟选择信号在第一时钟域进行至少一次同步处理后，生成所述的第一时钟选择 信号；对所述第一时钟选择信号在第二时钟域进行至少两次同步处理后，进行取反操 作，进而生成所述的第二时钟选择信号。优选的，对所述时钟选择信号在第一时钟域进行两次同步处理后，生成所述的 第一时钟选择信号；对所述第一时钟选择信号在第二时钟域进行三次同步处理后，进行 取反操作，进而生成所述的第二时钟选择信号。本发明的目的之二在于提供一种时钟切换装置，同样用于根据时钟选择信号进 行第一时钟信号clkl和第二时钟信号dk2的切换，包括四组D触发器、第一时钟门控处 理模块、第二时钟门控处理模块和组合处理模块；其中，第一组D触发器的数据端接收所述的时钟选择信号，时钟端接收dkl，输出端 输出第一时钟选择信号；第二组D触发器的数据端接收所述的第一时钟选择信号，时钟端接收dk2，输 出端连接第三组D触发器的反相复位端；第三组D触发器的数据端接收所述的时钟选择信号，时钟端接收dk2，输出端 通过反相器输出第二时钟选择信号；第四组D触发器的数据端接收所述的第二时钟选择信号，时钟端接收dkl，输 出端连接第一组D触发器的反相置位端；第一时钟门控处理模块，接收所述第一时钟选择信号，并作为门控使能信号，对所述Clkl进行门控处理；第二时钟门控处理模块，接收所述第二时钟选择信号，并作为门控使能信号， 对所述clk2进行门控处理；组合处理模块，将门控处理后生成的信号进行组合输出。采用上述的四组D触发器对时钟选择信号进行处理，以生成用于控制dkl、clk2 选通输出的门控使能信号，即第一时钟选择信号和第二时钟选择信号，进而可以达到去 除毛刺和亚稳态的设计目的。具体来讲，当所述时钟选择信号从选通dkl的状态跳变 到选通dk2的状态时，利用所述第一组D触发器，可以使第一时钟选择信号在保持选通 clkl的状态至少经历一个dkl脉冲时进行跳变；利用第二、第三组D触发器，可以使第 二时钟选择信号在所述第一时钟选择信号跳变后，保持当前阻断dk2的状态至少经历两 个dk2脉冲时进行跳变；反之亦然，即当所述时钟选择信号从选通dk2的状态跳变到选 通clkl的状态时，利用所述第三组D触发器，可以使第二时钟选择信号在保持选通clk2 的状态至少经历一个clk2脉冲时进行跳变；利用第一、第四组D触发器，可以使第一 时钟选择信号在所述第二时钟选择信号跳变后，保持当前阻断clkl的状态至少经历两个 clkl脉冲时进行跳变。进一步的，所述第一时钟门控处理模块为或门，接收所述的第一时钟选择信号 和dkl;所述第二时钟门控处理模块也为或门，接收所述的第二时钟选择信号和clk2; 所述组合处理模块为与门，对两路或门输出的信号进行“与”运算后输出。优选的，所述的每一组D触发器均由两个D触发器串联组成，其中，第二组D 触发器的输出端连接第三组D触发器中后一级D触发器的反相复位端；第四组D触发器 的输出端连接第一组D触发器中后一级D触发器的反相置位端。再进一步的，所述第一组D触发器的反相复位端接收系统复位信号。与现有技术相比，本发明的优点和积极效果是本发明的时钟切换方法及切换 装置相比现有解决方案在去除亚稳态方面的特性更优，而且无论时钟选择信号在任何时 刻发生变化，都不会引起输出时钟出现窄脉冲，即毛刺现象。此外，本发明对输入时钟 频率没有要求，可以实现任何频率时钟之间的平滑切换，确保系统运行的稳定性。结合附图阅读本发明实施方式的详细描述后，本发明的其他特点和优点将变得 更加清楚。


图1是传统时钟切换电路的逻辑电路原理图；图2是图1所示逻辑电路的输入输出信号波形图；图3是本发明所提出的时钟切换方法的一种实施例的流程框图；图4是采用图3所示方法处理输出的时钟信号的一种实施例的波形图；图5是采用图3所示方法处理输出的时钟信号的另一种实施例的波形图；图6是本发明所提出的时钟切换装置的一种实施例的逻辑电路原理图；图7是本发明所提出的时钟切换装置的另外一种实施例的逻辑电路原理图；图8是图7所示逻辑电路的输入输出信号波形图。
具体实施例方式下面结合附图对本发明的具体实施方式
作进一步详细地说明。本发明为了解决现有时钟切换电路在时钟选择信号dk—Sd发生跳变时，容易在 输出的时钟信号中产生毛刺的问题，改变传统直接将时钟选择信号dk—sel作为门控使能 信号，对第一时钟信号clkl和第二时钟信号dk2进行门控处理的设计方式，而是对所述 的时钟选择信号dk—sel进行处理，生成分别用于控制第一时钟信号clkl和第二时钟信号 clk2输出/阻塞的第一时钟选择信号ffl—Q和第二时钟选择信号ff5—Q—n，即将公式(1) 修改为elk—out = (ffl—Q or elk—1) and (ff5_Q_n or elk—2)在时钟选择信号dk—sel发生跳变时，让ffl—Q和fR—Q—η不同时变化，而是以特
定的顺序进行变化，使两路时钟信号clkl、dk2均“阻塞”，然后再把需要输出的一路时 钟信号选通输出，以避免毛刺的产生。以elk—sel从0变到1为例进行说明。假设elk—sel为0时，fff—Q = 0，ff5_Q_ η = 1 ； clkl选通，clk2阻塞。某时刻，elk—sel由0变为1，为避免毛刺，先让ffl—Q = 1，并保持fR—Q—n=l，使两路时钟信号clkl、dk2均阻塞；然后，再把ff5—Q—η变为 0，让clk2选通输出。下面通过两个具体的实施例，来详细阐述本发明所提出的时钟切换方法以及时 钟切换装置的具体设计方法及工作原理。实施例一，本实施例提出了一种时钟切换方法，参见图3所示，包括以下步 骤S301、接收第一时钟信号clkl、第二时钟信号clk2、以及用于对所述clkl、clk2
进行切换输出的时钟选择信号elk—sel。S302、对所述时钟选择信号elk—sel进行处理，以生成第一时钟选择信号ffl—Q 和第二时钟选择信号ff5—Q—η。其中，ffl—Q用于对clkl进行使能控制，ff5—Q—η用于对dk2进行使能控制。当 clk sel处于选择clkl输出的状态时，ffl—Q进入选通clkl输出的状态，ff5—Q—η进入阻塞 clk2输出的状态；当dk—sel处于选择clk2输出的状态时，ffl—Q进入阻塞clkl输出的状 态，ff5—Q—η进入选通clk2输出的状态。而当elk—sel发生跳变时，为了避免输出的时钟 信号出现毛刺或者亚稳态问题，需要对ffl—Q和ff5—Q—η的跳变时序进行特殊控制。在本 实施例中，当elk—sel从选通clkl的状态跳变到选通clk2的状态时，首先使ffl—Q在保持 选通clkl的状态至少一个clkl脉冲时(即到达下一个clkl脉冲时)，再进行跳变，即跳 变成阻塞clkl输出的状态；而后，ff5—Q—η在ffl—Q跳变后，保持当前阻断clk2的状态至 少两个dk2脉冲时(即到达之后的第二个clk2脉冲时)，再进行跳变，即跳变成选通clk2 输出的状态。举例说明假设elk—sel = 0时，表示选通clkl; elk—sel=l时，表示选通clk2。 当elk—sel = 0时，ffl—Q = 0，m_Q_n = 1 ；此时clkl选通，clk2阻塞，时钟输出信号 elk—out输出clkl，参见图4所示的波形图。当elk—sel由0变为1时，ffl—Q维持0至少 到达下一个clkl脉冲时，再变为1，即让clkl的前一个周期的波形输出完，然后将时钟输 出信号elk—out置为1。此后，ff5—Q—η在维持1至少两个dk2脉冲后，即到达ffl—Q变为1之后的第二个clk2脉冲时，跳变为0，使时钟输出信号dk—out转而输出clk2，即从一 个完整的clk2时钟周期开始输出时钟信号dk2。反之亦然，即当dk—sel由1变为0时， fR—Q—η首先维持0至少到达下一个dk2脉冲时，再变为1，即让dk2的前一个周期的波 形输出完，然后将elk—out置为1。此后，ffl—Q在维持1至少两个dkl脉冲后，跳变为 0，使elk—out转而输出clkl，即从一个完整的clkl时钟周期开始输出第一时钟信号clkl。 由此无论elk—sel在何时发生跳变，均可避免在elk—out波形中出现毛刺或者亚稳态问题。如何由elk—sel来产生所述的第一时钟选择信号ffl—Q和第二时钟选择信号ff5—Q— η呢？本实施例提出了以下设计方案，以dk—sel从0变到1为例进行说明首先，对dk—sel在第一时钟域(即clkl所在的时钟域)进行至少一次同步处理， 以生成所述的第一时钟选择信号ffl—Q ；其次，对ffl—Q在第二时钟域(即dk2所在的时钟域)进行至少两次同步处理；然后，进行取反操作，进而生成所述的第二时钟选择信号ff5—Q—η。同理，当dk—sel从1变到0时，则将上述步骤中的clkl与clk2互换，并将ffl— Q与fR—Q—η互换即可。即首先对elk—sel在第二时钟域进行至少一次同步处理，以生成 所述的第二时钟选择信号fR—Q—η ；然后对fR—Q—η在第一时钟域进行至少两次同步处理 后，进行取反操作，进而生成所述的第一时钟选择信号ffl—Q。为了彻底解决亚稳态问题，本实施例优选对elk—sel在第一时钟域进行两次同步 处理后，生成ffl—Q ；对所述ffl—Q在第二时钟域进行三次同步处理后，进行取反操作， 进而生成fR—Q—n，参见图5所示的波形图，这里仅以dk—sel从0变到1为例进行了说明。S303、将ffl—Q和ff5—Q—η作为门控使能信号，分别对clkl、clk2进行门控处理。在这里，为了避免在时钟输出信号dk—out中出现窄脉冲，本实施例优选设计成 在ffl—Q和fR—Q—η阻断clkl或clk2输出时，经门控处理后输出高电平1。为了实现该 目的，可以将ffl—Q和fR—Q—η分别与所述的clkl、dk2进行逻辑“或”操作，当ffl—Q 或ff5—Q—η为1时，通过“或”操作输出高电平1，从而阻断clkl或dk2的输出。而当 需要选通clkl或clk2输出时，只需将ffl—Q或ff5—Q—η置为0即可。S304、将门控处理后生成的信号进行组合输出。在本实施例中，可以采用对步骤S303门控处理后生成的信号进行逻辑“与”操 作的方式实现信号组合。例如当ffl—Q = 0，fR—Q—n=l时，通过门控处理后分别输 出clkl和1，对二者进行“与”运算，即输出clkl;当ffl—Q = 1，ff5—Q—n = 0时，通 过门控处理后分别输出1和clk2，对二者进行“与”运算，即输出dk2;而当dk—sel发 生跳变的一段期间内，由于ffl—Q= 1，fR—Q—n=l，因此通过门控处理后均输出1，进 行“与”运算后输出1，即elk—out在dk—sel发生跳变的一段期间内保持高电平1的状 态，通过对所述期间进行合理设置，可以规避毛刺和亚稳态问题的出现。实施例二，本实施例是为实现实施例一所述时钟切换方法所提出的硬件电路架 构图，参见图6所示，包括四组D触发器Dl D4、第一时钟门控处理模块U1、第二时 钟门控处理模块U2和组合处理模块U3。其中，第一组和第四组D触发器Dl、D4工作在 第一时钟域，即其时钟端CP接收第一时钟信号clkl ；第二组和第三组D触发器D2、D3工作在第二时钟域，即其时钟端CP接收第二时钟信号dk2。系统输出的用于切换dkl、 clk2的时钟选择信号dk—sel分别传输至第一、第三组D触发器Dl、D3的数据端D，且 经过第一组D触发器Dl同步处理生成第一时钟选择信号ffl—Q，分别输出至第二组D触 发器D2的数据端D以及第一时钟门控处理模块U1。所述第二组D触发器D2的输出端 Q连接第三组D触发器D3的反相复位端RD，通过第三组D触发器D3的输出端Q输出 的信号经反相器U4进行取反操作后，生成第二时钟选择信号fR—Q—η分别输出至第四组 D触发器D4的数据端D以及第二时钟门控处理模块U2 ；而所述第四组D触发器D4的 输出端Q则连接第一组D触发器Dl的反相置位端SD，第一组D触发器Dl的反相复位 端RD接收系统输出的复位信号Reset—η。当然，系统输出的复位信号Reset—η也可以同时传输给第一组、第二组、第四组 D触发器Dl、D2、D4的反相复位端RD，在系统复位时，控制其同步复位。为简便起 见，优选仅通过第一组D触发器Dl的反相复位端RD来接收系统输出的复位信号Reset— η。第一时钟门控处理模块Ul接收第一时钟选择信号ffl—Q和第一时钟信号Clkl， 将ffl—Q作为dkl的门控使能信号，控制dkl的输出时序。同理，第二时钟门控处理模 块U2分别接收第二时钟选择信号fR—Q—η和第二时钟信号dk2，将fR—Q—η作为dk2的 门控使能信号，控制clk2的输出时序。在本实施例中，所述门控处理模块Ul、U2可以 采用逻辑或门实现，当门控使能信号为1时，阻断时钟信号的输出，使输出恒为1;当门 控使能信号为0时，保持时钟信号畅通输出，即输出dkl或dk2。组合处理模块U3接收第一时钟门控处理模块Ul和第二时钟门控处理模块U2输 出的信号，进行组合后生成时钟输出信号elk—out。在本实施例中，当门控处理模块U1、 U2选用逻辑或门时，所述组合处理模块U3可以采用一个逻辑与门实现，对门控处理模 块Ul、U2输出的信号进行与操作后输出。图6所示时钟切换电路的工作原理是当系统复位时，置复位信号Reset—η为低 电平有效状态，控制第一组D触发器Dl复位，输出0，即ffl—Q = 0。此时，ff7—Q = 0，ff5_Q_n = 1,即第一时钟选择信号有效，选通dkl输出；第二时钟选择信号无效， 阻塞dk2，由此经组合处理模块U3组合输出dkl。即在时钟切换装置处于复位状态时， 默认输出clkl。复位操作结束后，若系统输出的时钟选择信号dk—sel = 0，则各组D触发器 Dl D4维持现有状态，即Dl输出0，控制D2输出0，通过D2控制D3复位，使D3输 出0，经反相器U4取反后，输出1，进而控制D4输出1，向Dl输出无效的置位信号。 此时，由于 ffl—Q = 0、ff5_Q_n = 1，因此 elk—out = clkl。当dk—sel从0变为1时，利用第一组D触发器Dl可以延迟ffl—Q跳变为1的时 间，即让ffl—Q保持0至少到达下一个dkl脉冲时再跳变为1，阻断dkl，使第一时钟门 控处理模块Ul输出1。此时，由于fR—Q—η仍为1，使第二时钟门控处理模块U2仍输出 1，因此，经组合处理模块U3输出的dk—out = 1。当ffl—Q由0变为1后，经过至少一 个dk2脉冲后，通过第二组D触发器D2输出1，即ff7—Q = l，使传输至第三组D触发 器D3的复位信号无效，放开D3，使D3在经历至少一个dk2脉冲后，输出1，即ff5—Q =1，取反后输出第二时钟选择信号ff5—Q—n = 0，由此开始选通dk2输出，参见图4所示的波形图。与此同时，由于ff5—Q—η变为0，在下一个clkl脉冲到来时，D4输出0， 向Dl输出有效的置位信号，控制Dl保持输出1，即ffl—Q=l。同理，当dk—sel从1变为0时，表示输出时钟要求切换到clkl，与上述跳变过程 的推导方法类似，由于D3的存在，使第二时钟选择信号ff5—Q—η在维持0至少一个clk2 脉冲后跳变为1，阻断dk2的输出；由于D4、Dl的存在，使第一时钟选择信号ffl—Q在 保持输出1至少两个clkl脉冲后，跳变为0，选通clkl输出，参见图4所示的波形图。在每一组D触发器Dl D4中可以仅设置一个D触发器，其所处理生成的时钟 切换波形如图4所示。当然，也可以采用多个D触发器串联的方式来构建每一组D触发 器。本实施例优选采用两个D触发器串联的方式组建每一组D触发器Dl D4，如图7 所示，以使装置在去除毛刺和亚稳态方面的特性最优。图7中，ffl)、ffl是一对D触发器，串联构成第一组D触发器D1，输入时钟为 clkl，用来解决将elk—sel转换到clkl时钟域时的亚稳态问题。同理，ff4、ff5是一对D 触发器，输入时钟为clk2，串联构成第三组D触发器D3，用来解决将dk—sel转换到clk2 时钟域时的亚稳态问题。ffi、ff7串联构成第二组D触发器D2，工作在第二时钟域，其 时钟端CP均接收第二时钟信号dk2; ffi、ff3串联构成第四组D触发器D4，工作在第 一时钟域，其时钟端CP均接收第一时钟信号clkl。时钟选择信号dk—sel分别传输至第 一、第四组D触发器中的前一级触发器ffO、ff4，其输出端Q分别连接至该组后一级触发 器ffl、ff5的数据端D，通过ffl的输出端Q输出第一时钟选择信号ffl—Q，通过ff5输出 的信号经反相器取反后，输出第二时钟选择信号fR—Q—η。所述反相器可以采用逻辑非门 Nor实现。通过ffl输出的ffl—Q同时传输至第一时钟门控处理模块(本实施例以逻辑或 门Orl为例进行说明)和第二组D触发器中的前一级触发器ff6，经ff6、ff7进行两次同 步处理后，输出ff7—Q至ff5的反相复位端RD。通过非门Nor输出的第二时钟选择信号 ff5_Q_n同时传输至第二时钟门控处理模块(本实施例以逻辑或门0r2为例进行说明)和 第四组D触发器中的前一级触发器ff2，经ffi、ffi进行两次同步处理后，输出ff3—Q至 ffl的反相置位端SD。所述或门Orl、0r2分别接收clkl、clk2,并与接收到的ffl—Q或 ff5—Q—η进行“或”运算后，输出至组合处理模块进行组合输出。本实施例采用逻辑与 门And来接收两个或门Orl、0r2输出的信号，进行“与”运算后，生成时钟输出信号 elk—out。由此可以得到时钟输出信号的逻辑公式为elk—out = (ffl—Q or elk—1) and (ff5—Q—η or elk—2) (2)。采用图7所示的时钟切换电路架构，当系统输出的时钟选择信号dk—sel为O时， 时钟输出信号elk—out为clkl ；当elk—sel为1时，输出时钟elk—out为clk2，系统输出的 复位信号Reset—η为简便起见，仅传输至第一组D触发器ffO、ffl的反相复位端RD。由于ffl—Q是clkl时钟域的，转换到clk2时钟域使用时，必须用ff6、ff7这对触 发器去掉亚稳态。而ff5—Q—η是clk2时钟域的，转换到clkl时钟域时，需要用ffi、 3 这对触发器去掉亚稳态。当电路处于复位状态时，即Reset—n = O时，ffl—Q的值为0，ff7—Q的值也为0， 这样导致ff5—Q—η的值为1。将各个逻辑信号值代入公式(2)，由此可知输出时钟dk—out 为 clkl ο时钟切换可以分为两种情况
l)clk—sel 从 0 变为 1 ；复位信号Reset—η变为1后，时钟切换电路进入正常工作状态。假设刚开始elk— sel = 0，由上面的分析可知，elk—out为clkl。假设在某个不确定的时刻elk—sel由0跳 变成1，经ffO、ffl进行两次同步处理后，使ffl—Q在经历两个clkl脉冲时，才稳定地跳 变为1。由电路可知，在ffl—Q变为1的那个瞬间，ff7—Q是0，把fR—Q—η保持在1，此 时输出时钟为(ffl—Q or clkl) and (ff5—Q—η or clk2) = 1。由或门和与门的逻辑特性，由于ffl—Q—直为1时，输出dk—out将不依赖于 clkl,只有当ff5—Q—η变成0时，才把clk2切换成输出。由于ff7—Q用来做fR的复位信 号，所以当ff7—Q变成1时才使ff5退出复位状态。从电路可以推出，当ffl—Q在clkl的 上升沿变为1后，由于需要经过ffi、ff7进行两次同步处理，因此需要经过两个dk2脉 冲，ff7—Q才能变为1。从ffl—Q跳变为1到ff7—Q跳变为1的这段时间，输出时钟一直 保持在1，当在两个dk2脉冲的上升沿到来后，ff7—Q变为1导致fR退出复位状态，并 在下一个clk2脉冲的上升沿到来时，使fR—Q变为1，从而使fR—Q—η变为0，输出时钟 elk—out切换到clk2。此时，由于elk—out原本为1，在clk2的上升沿切换时钟，可以完全 避免小的时钟毛刺产生。clk sel从0变为1的时钟切换波形参见图8所示。2) clk sel 从 1 变为 0 ；dk—sel从1变为0意味着输出时钟切换到dkl，根据第一种情况的推导方法可 知假设在某个不确定的时刻elk—sel由1跳变成0，经ff4、fR进行两次同步处理后，使 ff5_Q_n在经历两个dk2脉冲的上升沿时，才稳定地跳变为1。由于此时的ffl—Q仍然保 持在1，因此输出时钟elk—out = 1。由于ffi—Q用来做ffl的置位信号，所以当ffi—Q变成1时才能使ffl退出置位状 态。从电路可以推出，当ff5—Q—η在dk2的上升沿变为1后，由于需要经过ff2、ff3进 行两次同步处理，因此需要经过两个clkl脉冲，ff3—Q才能变为1。从ff5—Q—η跳变为1 到ff3—Q跳变为1的这段时间，输出时钟一直保持在1，当在两个dkl脉冲的上升沿到来 后，ff3—Q变为1导致ffl退出置位状态，并在下一个dkl脉冲的上升沿到来时，使ffl— Q变为0，输出时钟elk—out切换到clkl。此时，由于elk—out原本为1，在clkl的上升沿 切换时钟，同样可以完全避免小的时钟毛刺产生。本实施例的时钟切换装置利用异步复位和置位的原理，来处理时钟选择信号 dk—sel。同时，在任何涉及时钟域转换的地方都对亚稳态进行了处理。所以，无论时钟 选择信号dk—sel在任何时候变化都不会引起输出时钟出现窄的毛刺时钟，也不会有任何 亚稳态问题，其效果与现有技术相比更加优越。当然，上述说明并非是对本发明的限制，本发明也并不仅限于上述举例，本技 术领域的普通技术人员在本发明的实质范围内所做出的变化、改型、添加或替换，也应 属于本发明的保护范围。
权利要求
1.一种时钟切换方法，用于根据时钟选择信号进行第一时钟信号Clkl和第二时钟信 号dk2的切换，包括以下步骤a、对所述时钟选择信号进行处理，生成第一时钟选择信号和第二时钟选择信号；其 中，当所述时钟选择信号从选通clkl的状态跳变到选通dk2的状态时，第一时钟选择信 号在保持选通clkl的状态至少一个dkl脉冲时进行跳变；第二时钟选择信号在所述第一时 钟选择信号跳变后，保持当前阻断clk2的状态至少两个dk2脉冲时进行跳变；b、将所述第一、第二时钟选择信号作为门控使能信号，分别对dkl、dk2进行门控 处理；C、将门控处理后生成的信号进行组合输出。
2.根据权利要求1所述的时钟切换方法，其特征在于在所述步骤b中，当所述第 一、第二时钟选择信号阻断clkl或dk2输出时，则经门控处理后生成高电平1。
3.根据权利要求2所述的时钟切换方法，其特征在于所述第一、第二时钟选择信 号分别与所述的clkl、dk2进行逻辑“或”操作。
4.根据权利要求2所述的时钟切换方法，其特征在于在所述步骤c中，对门控处理 后生成的信号进行逻辑“与”操作后输出。
5.根据权利要求1至4中任一项所述的时钟切换方法，其特征在于在所述步骤a 中，对所述时钟选择信号在第一时钟域进行至少一次同步处理后，生成所述的第一时钟 选择信号；对所述第一时钟选择信号在第二时钟域进行至少两次同步处理后，进行取反 操作，进而生成所述的第二时钟选择信号。
6.根据权利要求5所述的时钟切换方法，其特征在于对所述时钟选择信号在第 一时钟域进行两次同步处理后，生成所述的第一时钟选择信号；对所述第一时钟选择信 号在第二时钟域进行三次同步处理后，进行取反操作，进而生成所述的第二时钟选择信 号。
7.—种时钟切换装置，用于根据时钟选择信号进行第一时钟信号dkl和第二时钟信 号dk2的切换，其特征在于包括四组D触发器、第一时钟门控处理模块、第二时钟门 控处理模块和组合处理模块；其中，第一组D触发器的数据端接收所述的时钟选择信号，时钟端接收dkl，输出端输出 第一时钟选择信号；第二组D触发器的数据端接收所述的第一时钟选择信号，时钟端接收dk2，输出端 连接第三组D触发器的反相复位端；第三组D触发器的数据端接收所述的时钟选择信号，时钟端接收dk2，输出端通过 反相器输出第二时钟选择信号；第四组D触发器的数据端接收所述的第二时钟选择信号，时钟端接收dkl，输出端 连接第一组D触发器的反相置位端；第一时钟门控处理模块，接收所述第一时钟选择信号，并作为门控使能信号，对所 述clkl进行门控处理；第二时钟门控处理模块，接收所述第二时钟选择信号，并作为门控使能信号，对所 述clk2进行门控处理；组合处理模块，将门控处理后生成的信号进行组合输出。
8.根据权利要求7所述的时钟切换装置，其特征在于所述第一时钟门控处理模块 为或门，接收所述的第一时钟选择信号和clkl ；所述第二时钟门控处理模块也为或门， 接收所述的第二时钟选择信号和clk2 ；所述组合处理模块为与门，对两路或门输出的信 号进行“与”运算后输出。
9.根据权利要求7所述的时钟切换装置，其特征在于所述的每一组D触发器均由 两个D触发器串联组成，其中，第二组D触发器的输出端连接第三组D触发器中后一级 D触发器的反相复位端；第四组D触发器的输出端连接第一组D触发器中后一级D触发 器的反相置位端。
10.根据权利要求7或8或9所述的时钟切换装置，其特征在于所述第一组D触发 器的反相复位端接收系统复位信号。
全文摘要
本发明公开了一种时钟切换方法及时钟切换装置，首先，对时钟选择信号进行处理，生成第一时钟选择信号和第二时钟选择信号；其中，当时钟选择信号从选通clk1的状态跳变到选通clk2的状态时，第一时钟选择信号在保持选通clk1的状态至少一个clk1脉冲时进行跳变；第二时钟选择信号在所述第一时钟选择信号跳变后，保持当前阻断clk2的状态至少两个clk2脉冲时进行跳变；其次，将所述第一、第二时钟选择信号作为门控使能信号，分别对clk1、clk2进行门控处理；然后，将门控处理后生成的信号进行组合输出。本发明无论时钟选择信号在任何时刻发生变化，都不会引起输出时钟出现毛刺，可以实现任何频率时钟之间的平滑切换。
文档编号H03K19/173GK102012717SQ201010560049
公开日2011年4月13日 申请日期2010年11月16日 优先权日2010年11月16日
发明者聂中平 申请人:青岛海信信芯科技有限公司