专利名称：防止延迟锁相环错误锁定的方法及其系统的制作方法
技术领域：
本发明属延迟锁相环领域，尤其涉及一种防止延迟锁相环错误锁定的方法及其系 统。
背景技术：
延迟锁相环是一种通过延时线产生输入时钟的延时输出系统。参见图1，延迟锁相环的具体的基本工作原理如下步骤1 延迟锁相环的输出时钟经过时钟分布网络后产生反馈时钟，反馈时钟重 新输入延迟锁相环，步骤2 延迟锁相环的鉴相器对输入时钟和反馈时钟进行抽样、比较，并将比较结 果输出给控制逻辑电路，步骤3 控制逻辑电路根据比较结果调整可变延时线的延时，实现反馈时钟与输 入时钟为零传输延迟，使分布于整个系统的时钟引脚间的偏差最小。其中步骤3中的零传输延迟是指前面的时钟信号即步骤1中延迟锁相环的输出 时钟，经过若干延时后，依然能够与后面的时钟信号相同步。由于现代高频时钟系统时钟在传递过程中很难避免干扰，因此，系统的输入时钟 往往会有很大的抖动，即输入时钟相位是在一个平衡值附近抖动，而延迟锁相环的反馈时 钟是输入时钟的一个延时输出，反馈时钟会继承输入时钟的抖动，由此更加剧了系统的不 稳定，因此需要对延迟锁相环的进行锁定。参见图2，传统延迟锁相环的主要锁定流程如下1)延时持续增加阶段延迟锁相环经过重置后，控制逻辑电路强制可变延时线持续增加，鉴相器通过输 入时钟的上升沿对反馈时钟进行采样，再根据采样输出信号的变化来判断是否锁定由于可变延时线的长度在持续增加，所以反馈时钟与输入时钟的相位差持续增 加。当采样输出信号发生从1到0的变化时，判定遇到反馈时钟上升沿，即认为进入锁定状 态，然后进入微调阶段；2)微调阶段控制逻辑电路直接根据鉴相器的采样输出信号调节可变延时线的长度当采样输 出信号为1时增加可变延时线的长度，当采样输出信号为0时减少可变延时线的长度，从而 保持输入时钟与反馈时钟的相位差为0。然而，参见图3，当采用上述延迟锁相环的锁定流程时，当反馈时钟的下降沿被采 样时，若采样输出信号为1，在输入时钟或者反馈时钟有抖动时，采样输出信号变为0，则控 制逻辑电路会错误的发出锁定信号，会导致延迟锁相环错误锁定在下降沿(如图3中的圆 圈处)。
发明内容
为了解决背景技术中存在的技术问题，本发明提供了一种防止延迟锁相环错误锁 定的方法及其系统，其可有效防止在输入时钟发生抖动时出现的延迟锁相环错锁现象。本发明的技术解决方案是本发明为一种防止延迟锁相环错误锁定的方法，其特 殊之处在于该方法包括以下步骤1)延时持续增加阶段1. 1)输入时钟经输入时钟分频电路分频后，所得到的分频输入时钟分别输入控制 逻辑电路的I鉴相器和II鉴相器；1. 2)反馈时钟经反馈时钟分频电路进行差分分频后，得到两路差分反馈时钟，分 别输入控制逻辑电路的I鉴相器和II鉴相器；1. 3) I鉴相器和II鉴相器对分频输入时钟和两路差分反馈时钟进行采样、比较 后，当I鉴相器和II鉴相器的输出发生从1到0或从0到1的翻转时，发出锁定信号；2)微调阶段。上述步骤2)中的具体步骤如下2. 1)对步骤1. 2)中的分频后得到的一路差分反馈时钟进行延迟，2. 2)对该延迟的差分反馈时钟进行采样，根据对延迟的差分反馈时钟的采样结 果，决定采用不同的采样输出进行微调。上述步骤2. 2)中若延迟的差分反馈时钟的的采样结果为1，采用I鉴相器的输出 结果控制延时链增减，若延迟的差分反馈时钟的的采样结果为0，采用II鉴相器的输出结 果控制延时链增减。本发明还提供一种防止延迟锁相环错误锁定的系统其特殊之处在于该系统包 括输入时钟分频电路、反馈时钟分频电路和控制逻辑电路，输入时钟分频电路和反馈时钟 分频电路分别接入控制逻辑电路。上述控制逻辑电路包括I鉴相器、II鉴相器、延时单元、触发器、锁定判断电路和 多路选择器，输入时钟分频电路接入I鉴相器，反馈时钟分频电路接入II鉴相器，I鉴相器 和II鉴相器分别接入锁定判断电路，输入时钟分频电路接入触发器，所述反馈时钟分频电 路通过延时单元接入触发器，I鉴相器、II鉴相器和触发器分别接入多路选择器。上述延时单元采用与非门延时单元。上述输入时钟分频电路和反馈时钟分频电路均采用触发器。本发明的优点如下本发明将输入时钟和反馈时钟进行分频处理，从而消除下降沿信息，因此本发明 可以有效防止在输入时钟发生抖动时出现的延迟锁相环错锁现象，同时本发明与现有相关 技术兼容性好，锁定过程简单，控制逻辑简单，并且可以加速锁定过程。
图1是延迟锁相环的原理图；图2是传统延迟锁相环的锁定过程图；图3是反馈时钟有抖动时传统延迟锁相环的错锁过程图；图4是本发明的原理示意图5是本发明锁定过程一过程图；图6是本发明锁定过程二过程图；图7是本发明锁定过程一增减信号选择示意图；图8是本发明锁定过程二增减信号选择示意图；图9是本发明的控制逻辑电路的结构图。
具体实施例方式本发明是将输入鉴相器的输入时钟和反馈时钟进行分频，对分频信号进行锁定。 其具体过程如下参见图4-6，⑴延时持续增加阶段(1. 1)输入时钟经输入时钟分频电路分频后，所得到的分频输入时钟分别输入控 制逻辑电路的I鉴相器和II鉴相器；(1. 2)反馈时钟经反馈时钟分频电路进行差分分频后，得到两路差分反馈时钟，一 路差分反馈时钟为分频反馈时钟反，输入控制逻辑电路的I鉴相器，另一路为分频反馈时 钟，输入控制逻辑电路的II鉴相器；(1. 3) I鉴相器和II鉴相器对分频输入时钟、分频反馈时钟反和分频反馈时钟进 行采样、比较，当I鉴相器和II鉴相器的输出发生从1到0或从0到1的翻转时，发出锁定信号。分频反馈时钟反和分频反馈时钟是相位相反的两路时钟。参见7、8，(2)微调阶段由于I鉴相器和II鉴相器的输出有从1到0或从0到1的翻转的两种不同锁定 状态，因此需要判断锁定在何种状态？，控制逻辑电路才能根据采样输出进行微调。2. 1)对步骤1. 2)中的分频后得到的分频反馈时钟进行延迟，2. 2)对该延时分频反馈时钟进行采样，根据对延迟的分频反馈时钟的采样结果， 决定采用不同的采样输出，保证正确锁定。若延迟的分频反馈时钟的采样结果为1，采用I鉴相器的输出结果控制延时链增 减，若延迟的分频反馈时钟的采样结果为0，采用II鉴相器的输出结果控制延时链(即背景 技术所述“可变延时线”)增减。参见图4，本发明的延迟锁相环错误锁定的系统包括输入时钟分频电路、反馈时钟 分频电路和控制逻辑电路，述输入时钟分频电路和反馈时钟分频电路分别接入控制逻辑电 路，输入时钟分频电路和反馈时钟分频电路的电路结构相同，可采用现有的各种分频电路 结构，如触发器的等。参见图9，本发明的控制逻辑电路包括I鉴相器、II鉴相器、延时单元、触发器、锁 定判断电路和多路选择器，输入时钟分频电路接入I鉴相器，反馈时钟分频电路接入II鉴 相器，I鉴相器和II鉴相器分别接入锁定判断电路，输入时钟分频电路接入触发器，反馈时 钟分频电路通过延时单元接入触发器，I鉴相器、II鉴相器和触发器分别接入多路选择器，本发明为提高于现有相关技术的兼容性，I鉴相器、II鉴相器、触发器、锁定判断 电路和多路选择器均可采用现有技术的控制逻辑电路中的结构，只是在反馈时钟分频电路 和触发器之间增加了延时单元，而延时单元可采用现有的各种延时电路，如与非门延时单兀等。本发明的系统工作原理是输入时钟经输入时钟分频电路分频后，所得到的分频 输入时钟分别输入控制逻辑电路的I鉴相器和II鉴相器；反馈时钟经反馈时钟分频电路进 行差分分频后，得到两路差分反馈时钟，一路差分反馈时钟为分频反馈时钟反，输入控制逻 辑电路的I鉴相器，另一路为分频反馈时钟，输入控制逻辑电路的II鉴相器；I鉴相器和II 鉴相器对分频输入时钟、分频反馈时钟反和分频反馈时钟进行采样、比较，当I鉴相器和II 鉴相器的输出发生从1到0或从0到1的翻转时，锁定判断电路发出锁定信号。微调时，将分频反馈时钟通过延时单元进行延时，作为触发器的时钟输入，利用分 频输入时钟作为触发器的数据输入，使此延时的分频反馈时钟对分频输入时钟锁存，根据 触发器的结果进行选择，如果锁存结果为1，则由多路选择器选择用I鉴相器的输出控制延 时链的增减，如果锁存结果为0，则由多路选择器选择用II鉴相器的输出控制延时链的增 减，进行微调操作，保证正确锁定。
权利要求
1. 一种防止延迟锁相环错误锁定的方法，其特征在于该方法包括以下步骤1)延时持续增加阶段1.1)输入时钟经输入时钟分频电路分频后，所得到的分频输入时钟分别输入控制逻辑 电路的I鉴相器和II鉴相器；1. 2)反馈时钟经反馈时钟分频电路进行差分分频后，得到两路差分反馈时钟，分别输 入控制逻辑电路的I鉴相器和II鉴相器；1.3) I鉴相器和II鉴相器对分频输入时钟和两路差分反馈时钟进行采样、比较后，当I 鉴相器和II鉴相器的输出发生从1到0或从0到1的翻转时，发出锁定信号；2)微调阶段。
2.根据权利要求1所述的防止延迟锁相环错误锁定的方法，其特征在于所述步骤2) 中的具体步骤如下2. 1)对步骤1. 2)中的分频后得到的一路差分反馈时钟进行延迟，2.2)对该延时差分反馈时钟进行采样，根据对延迟的差分反馈时钟的采样结果，决定 采用不同的采样输出进行微调。
3.根据权利要求2所述的防止延迟锁相环错误锁定的方法，其特征在于所述步骤 2. 2)中若延迟的差分反馈时钟的的采样结果为1，采用I鉴相器的输出结果控制延时链增 减，若延迟的差分反馈时钟的的采样结果为0，采用II鉴相器的输出结果控制延时链增减。
4.一种防止延迟锁相环错误锁定的系统其特征在于该系统包括输入时钟分频电 路、反馈时钟分频电路和控制逻辑电路，所述输入时钟分频电路和反馈时钟分频电路分别 接入控制逻辑电路。
5.根据权利要求4所述的防止延迟锁相环错误锁定的系统其特征在于所述控制逻 辑电路包括I鉴相器、II鉴相器、延时单元、触发器、锁定判断电路和多路选择器，所述输入 时钟分频电路接入I鉴相器，所述反馈时钟分频电路接入II鉴相器，所述I鉴相器和II鉴 相器分别接入锁定判断电路，所述输入时钟分频电路接入触发器，所述反馈时钟分频电路 通过延时单元接入触发器，所述I鉴相器、II鉴相器和触发器分别接入多路选择器。
6.根据权利要求5所述的防止延迟锁相环错误锁定的系统其特征在于所述延时单 元采用与非门延时单元。
7.根据权利要求3或4或5或6所述的防止延迟锁相环错误锁定的系统其特征在于 所述输入时钟分频电路和反馈时钟分频电路均采用触发器。
全文摘要
本发明提供了一种防止延迟锁相环错误锁定的方法及其系统。其方法包括以下步骤1)延时持续增加阶段；2)微调阶段；其中，步骤1)具体分为1.1)输入时钟经输入时钟分频电路分频后，所得到的分频输入时钟分别输入控制逻辑电路的I鉴相器和II鉴相器；1.2)反馈时钟经反馈时钟分频电路进行差分分频后，得到两路差分反馈时钟，分别输入控制逻辑电路的I鉴相器和II鉴相器；1.3)I鉴相器和II鉴相器对分频输入时钟和两路差分反馈时钟进行采样、比较后，当I鉴相器和II鉴相器的输出发生从1到0或从0到1的翻转时，发出锁定信号。本发明可以有效防止在输入时钟发生抖动时出现的延迟锁相环错锁现象，控制逻辑简单，并且可以加速锁定过程。
文档编号H03L7/08GK102148616SQ201110079890
公开日2011年8月10日 申请日期2011年3月31日 优先权日2011年3月31日
发明者亚历山大, 刘天志 申请人:山东华芯半导体有限公司