锁相环的锁定检测器的制造方法
【专利摘要】在本文中描述的时钟对准检测器可以检测在确定的误差裕度内的时钟信号之间的对准，诸如相位误差的所定义裕度。相位误差的裕度可以改变，以达到不同程度的锁定检测精度。时钟对准检测器可以检测到时钟信号的上升沿、时钟信号的下降沿、或在时钟信号的上升沿和下降沿两者之间的对准。时钟对准检测器可以实施为锁相环的锁定检测器，经配置以检测并维持参考时钟信号和反馈时钟信号之间的相位关系，其中所述时钟对准检测器检测所述参考时钟信号和反馈时钟信号之间的对准。
【专利说明】锁相环的锁定检测器
【技术领域】
[0001]本发明总体上涉及时钟对准检测器和时钟对准检测的相关方法，更具体地说，涉及锁相环的的锁定检测方法相关联的锁定检测。
【背景技术】
[0002]锁相环被广泛地用于各种电子应用。锁相回路(PLL)产生相对于输入信号(通常被称为参考信号)的具有相位的输出信号。该PLL可以检测输入信号和输出信号之间的任何相位误差(差)，并且基于所述相位误差而调整输出信号的相位。通常情况下，锁定检测器经实施以监视PLL的输入信号和输出信号，以确定PLL是否已经实现了锁定状态(条件)，该锁定状态指示所述输入信号和输出信号之间的相位对准。虽然现有的锁定检测器和用于锁定检测PLL的相关方法已经一般足够用于他们的预期目的，他们还没有在所有方面完全令人满意。
【专利附图】
【附图说明】
[0003]当结合附图阅读时本发明最好从下面的详细描述中理解。需要强调的是，根据行业内的标准做法，各种特征不是按比例绘制，并仅用于说明目的。事实上，各种特征的尺寸可任意放大或缩小，用于清晰的讨论。
[0004]图1是根据本发明的各个方面的示例性锁相环的示意性框图。
[0005]图2是根据本发明的各个方面，可以被实现为图1的锁相环的锁定检测器的示例性时钟对准检测器的示意性框图。
[0006]图3是根据本发明的各个方面，可以被实现为图2的时钟对准检测器中的示例性对准状态电路的不意电路图。
[0007]图4是根据本发明的各个方面，可在图2的时钟对准检测器中实现的示例性延迟对准状态电路的不意电路图。
[0008]图5是根据本发明的各个方面，可在图2的时钟对准检测器中实现的示例性边缘对准状态电路140的电路不意图。
[0009]图6是根据本发明的各个方面，示出时钟对准检测器(诸如图2的时钟对准检测器)的各种信号的对准状态的时序图。
[0010]图7和图8包括根据本发明的各个方面，图6的时序图的放大部分。
【具体实施方式】
[0011]在本文中描述时钟对准检测器和用于锁定检测的相关联方法。时钟对准检测器可以检测在确定的误差裕度内的时钟信号之间的对准，诸如相位误差的所定义裕度。相位误差的裕度可以改变，以达到不同程度的锁定检测精度。时钟对准检测器可以检测到时钟信号的上升沿、时钟信号的下降沿、或在时钟信号的上升沿和下降沿两者之间的对准。
[0012]在各种实现中，时钟对准检测器可以包括对准状态检测器，经配置以生成指示第一时钟信号和第二时钟信号的对准状态的延迟对准状态信号；延迟对准状态检测器，经配置以生成至少两个对准状态信号，指示当由第一时钟信号和第二时钟信号的边沿触发的延迟对准状态信号的状态；以及边缘对准状态检测器，经配置以基于至少两个对准状态信号而产生边沿对准状态信号，其中所述边沿对准状态信号指示所述第一时钟信号和第二时钟信号的边沿的对准状态。所述时钟对准检测器还可以包括定时器，经配置以在预定时间周期后基于边沿对准状态检测器而产生锁定检测信号。
[0013]在各种实施方式中，时钟对准检测器可以被实现为锁相环的锁定检测器，经配置用于检测和保持参考时钟信号和反馈时钟信号之间的相位关系，其中所述时钟对准检测器检测参考时钟信号和反馈时钟信号之间的对准。
[0014]示例实施例的详细描述
[0015]下面的公开提供了许多不同的实施例或示例，用于实施本发明的不同特征。部件的具体例子和安排如下所述，以简化本公开。这些当然仅仅是示例，并且不旨在进行限制。进一步地，本发明可以在各种示例中重复附图标记和/或字母。这种重复是为了简化和清楚的目的，并不自身决定所讨论的各种实施例和/或配置之间的关系。
[0016]锁相环被广泛地用于各种电子应用。转到图1，根据本发明的各个方面，提供一种示例性锁相环(PLL) 10的示意性框图。锁相环10是被配置为相对于输入信号(通常被称为参考信号)生成具有相位的输出信号的电子设备(包括电子电路和/或一个或多个组件)。例如，在所不实施例中，PLL 10接收输入信号12,并相对于输入信号12产生具有相位的输出信号14。在所示实施例中，PLL 10代表结合振荡器和相位比较器的反馈控制系统，振荡器和相位比较器经过连接以至于振荡器相对于参考信号(诸如，输入信号12)保持恒定的相位角。例如，如下文所述，PLL 10可以包括包括具有相位检测器25的误差检测器20和电荷泵30 ;环路滤波器40 ;电压控制振荡器(VCO) 50 ;和反馈计数器(分频器)60。为清楚起见，图1已被简化以更好地理解本发明的发明概念。附加功能可在PLL 10中被添加，以及一些下面所描述的特征在PLL 10的其它实施例中可取代或消除。
[0017]相位检测器25被配置为响应输入信号12和输入信号16之间的频率和/或相位的差异，调整VCO 50的频率，直到输出信号14的频率和/或相位匹配输入参考信号12的频率和/或相位。例如，相检测器25确定输入信号之间的相位差，例如，输入信号12和输入信号16之间。在各种实施方式中，输入信号12可以从时钟发生器接收，诸如高精度振荡器，例如晶体或温度控制的晶体振荡器。在各种实施方式中，输入信号16可以从PLL10，尤其从压控振荡器50反馈。在所描绘的实施例中，输入信号16代表输出信号14，其中反馈计数器60设定输入信号12和输出信号14之间的关系，诸如频率的关系。例如，反馈计数器60处理并调节输出信号14，以产生输入信号16 (在此，反馈时钟信号FBCLKBB)。在各种实现中，反馈计数器60是分频器，诸如比例为1/N的反馈分频器，其中反馈计数器60分频输出信号14下降到较低的频率，由此产生输入信号16。
[0018]在所示的实施例中，相位检测器25确定参考时钟信号REFCLKBB (输入信号12)和反馈时钟信号FBCLKBB(输入信号16，也被称为反馈信号16)之间的相位差，并根据该相位差产生控制(误差)信号62。该控制信号62是成正比于输入信号12与输入信号16之间的相位(和/或频率)的差异。在一个示例中，控制信号62是根据FBCLKBB的频率是否滞后或领先REFCLKBB的频率的上升控制信号或者下降控制信号。
[0019]基于从相位检测器25接收的控制信号62，电荷泵30与环路滤波器40 (例如低通滤波器)产生控制信号64,它表不VCO 50的控制电压。电荷泵30可以转换控制信号62成与相位误差成比例的正或负电流脉冲，以及环路滤波器40可集成电荷泵30的电流脉冲来平滑该控制信号64，例如，通过从控制信号62去除噪声和其它不希望的组分，从而对VCO50提供稳定的控制信号64。在各个实现方式中，当输出信号14的频率滞后于输入信号12的频率(换句话说，FBCLKBB频率滞后REFCLKBB频率)时，由相位检测器25产生的控制信号62使得电荷泵30以驱动电流到环路滤波器40中，以至于VCO 50基于控制信号64增加输出信号14的频率。同样地，在各种实施方式中，当输出信号14的频率领先输入信号12的频率(换句话说，FBCLKBB频率领先REFCLKBB频率)时，由相位检测器25产生的控制信号62使得电荷泵30绘制来自环路滤波器40的电流，使得VCO 50基于控制信号64降低输出信号14的频率。
[0020]输出信号14因此具有正比于控制信号64的频率。例如，当控制信号64的控制电压增加时，VCO 50增加输出信号14的频率，而当控制信号64的控制电压降低时，VCO 50减小输出信号14的频率。PLL 10确保了输出信号14的频率锁入到输入参考信号12，从而稳定VCO 50的输出，它可以在各种应用中使用。当输入信号12 (在此，REFCLKBB)和输入信号16 (在此，FBCLKBB)具有匹配的相位和频率时，输入信号12与输入信号16被对准或锁定，以及PLL 10处于锁定状态。
[0021]锁定检测器70可以通过监测相位检测器25的输入信号确定对准(锁定)状态，或PLLlO的条件，并产生锁定检测信号72，该信号指示PLL 10的对准状态。在所描绘的实施例中，锁定检测器70确定参考时钟信号REFCLKBB (输入信号12)是否锁定(对准)反馈时钟信号FBCLKBB (反馈信号16)，并生成表示对准状态的锁定检测信号72。例如，当时钟信号被对准时，锁定检测器70输出高电压信号(高电平输出)，并且因此具有相同的相位，以及当时钟信号不对准时，锁定检测器70输出低电压信号(低电平输出)，并因此具有不同的相位。在各种实施方式中，锁定检测信号72可以是当PLL 10处于锁定状态(意味着时钟信号对准)时的数字一，以及当PLL 10处于解锁状态(意味着时钟信号不对准)时的数字零。
[0022]锁定检测器70可具有各种构造，以检测PLL 10的锁定状态。例如，在各种实施方式中，锁定检测器70包括计数装置，计数确保PLLlO达到锁定状态的规定时间和/或所定义的周期数。在各种实施方式中，锁定检测器70还可以被配置，以在确定PLLlO达到锁定状态之前确保控制信号64的控制电压是在一定范围内。下面的讨论中探讨可以提高PLL10检测锁定的各种锁定检测机制。
[0023]图2是根据本发明的各个方面，示例性时钟对准检测器100的示意性框图。时钟对准检测器100是被配置成检测并指示在误差可变裕度内时钟信号之间对准(锁定)状态的电子设备(包括电子电路和/或一个或多个部件)，诸如，相位误差的可变裕度。例如，时钟对准检测器100监视输入时钟信号(诸如，输入信号102和输入信号104)，并且生成指示所述输入时钟信号之间的同步(锁定)状态的输出信号106。进一步，如下所述，时钟对准检测器100可以检测上升沿、下降沿、或监测时钟信号的上升沿和下降沿的时钟对准。为清楚起见，图2已被简化以更好地理解本发明的发明概念。额外的功能可以在时钟对准检测器100中被添加，以及一些下面所描述的特征在时钟对准检测器100的其它实施例中可取代或消除。
[0024]时钟对准检测器100可实施为确保时钟对准(锁)检测机制的任何系统或设备，例如，该系统/设备可以及时检测时钟何时是稳定的和/或时钟何时偏离其所需时钟。为了下面的讨论，在各种实施方式中，时钟对准检测器100被实现为图1中的PLL 10的锁定检测器70，使得时钟对准检测器100确定参考时钟信号REFCLKBB (描述为图2中的输入信号102和图1中的输入信号12)和反馈时钟信号FBCLKBB (描述为图2中的输入信号104和图1中的输入信号16)之间的对准(锁定)状态，并产生指示对准(锁定)状态的锁定检测信号L0CK_STATE (描述为图2中的输出信号106和图1中的锁定检测信号72)。
[0025]时钟对准检测器100包括对准状态检测器110、延迟校准状态检测器120、边缘对准状态检测器140和定时器160。图3是根据本发明的各个方面，时钟对准检测器100的示例性对准状态检测器110的示意电路图；图4是根据本发明的各个方面，时钟对准检测器100的的示例性延迟对准状态检测器120的示意电路图；以及图5是根据本发明的各个方面，时钟对准检测器100的示例性边缘对准状态检测器140的示意性框图。为清楚起见，图3、图4和图5已被简化以更好地理解本发明的发明概念。额外的功能可以在对准状态检测器110、延迟对准状态检测器120、边缘对准状态检测器140和定时器160中被添加，以及一些下面所描述的特征可以在对准状态检测器110、延迟对准状态检测器120、边缘对准状态检测器140和定时器160的其它实施例中被替换或消除。
[0026]转到图2和图3，对准状态检测器110检测输入信号102和输入信号104的对准(锁定)状态，并提供指示输入信号的一般对准状态的对准状态信号。对准状态检测器110还向对准状态信号引入延迟，从而产生延迟对准状态信号112。通过延迟对准状态信号，时钟对准检测器100可以确保输入信号102和输入信号104在误差的一定裕度量之内对准。引入的延迟可以改变以实现误差的各个裕度，使得时钟对准检测器100提供了可适于各种应用的时钟对准检测方案，例如，取决于时钟所需要的精度水平。
[0027]在所示的实施例中，对准状态检测器110包括异或非(XNOR)门114。XNOR门114接收要被对准的时钟信号(也称为锁定或同步)-这里，由时钟对准检测器100接收到的输入信号102和输入信号104。XNOR门114比较输入信号102与输入信号104,并产生指不输入信号102和输入信号104的总体对准状态的对准状态信号116。例如，当时钟信号对准时，XNOR门114输出高电压信号(高电平输出)，并且因此具有相同的相位，以及当时钟信号不对准时，XNOR 114输出低电压信号(低电平输出)，并因此具有不同的相位。在所描绘的实施例中，XNOR 114从PLLlO接收参考时钟信号REFCLKBB和反馈时钟信号FBCLKBB，并产生描绘为图3中的XNOR信号的对准状态信号116，指示参考时钟信号REFCLKBB是否对准反馈时钟信号FBCLKBB。在各种实施方式中，所述反馈时钟信号FBCLKBB的频率已被向下分频(例如，由PLLlO的反馈计数器60)，使反馈时钟信号FBCLKBB具有和参考时钟信号REFCLKBB的相同频率。
[0028]在进一步所描绘实施例中，对准状态检测器110包括连接到XNOR门114的可变延迟元件118。可变延迟元件118延迟从XNOR门114接收的对准状态信号116，从而提供延迟的对准状态信号112。通过延迟对准状态信号116，可变延迟元件118使时钟对准检测器100确定时钟信号中的相位是否在误差的一定裕度内彼此对准。例如，可变延迟元件118具有传播延迟T，它可以被改变(编程)以引入不同量的延迟到对准状态信号116。在所描绘的实施例中，变量延迟单元118包括基于逆变器的电路,其包括反相器链118-1、118-2、118-3…118-N，其中N是逆变器链中的的逆变器的总数量。每个逆变器118_1、118_2、118-3…118-N具有相关联的可变延迟。各种相关的可变延迟可以设置或编程以实现期望的传播延迟T，用于延迟对准状态信号116，在各种实施方式中，延迟可以通过在反相器链中增加多个反相器而增加，并且延迟可以通过在反相器链中减少多个反相器而减少。在所描绘的示例中，可变延迟元件118从XNOR门114接收XNOR信号(对准状态信号116)并输出XN0R_DEL信号(延迟对准状态信号112)，这是相对于该XNOR信号延迟由可变延迟元件118的可编程复制延迟定义的量。
[0029]转到图2和图4，对准状态检测器120根据输入信号102的上升沿、输入信号102的下降沿、输入信号104的上升沿、以及输入信号104的下降沿的定时检测延迟对准状态信号112的状态(情况)。在所描绘的实施例中，延迟的对准状态检测器120接收并评估参考时钟信号的各个边缘的延迟的对准状态信号112，由此产生表示输入信号104的上升沿的延迟对准状态信号112的状态的对准状态信号122、表示输入信号102的上升沿的对准状态信号112的状态的对准状态信号124、表示输入信号104的下降沿的延迟对准状态信号112的状态的对准状态信号126、以及表示在输入信号102的下降沿的延迟对准状态信号112的状态的对准状态信号128。延迟对准状态信号112可因此评价在上升沿、下降沿或输入信号的所有边缘的时钟信号的对准状态。
[0030]延迟对准状态检测器120可以包括触发器130、触发器132、触发器134以及触发器136，每个触发器接收延迟对准状态信号112 (在此，XN0R_DEL信号)，其中触发器130、132、134和136分别由要被对准的时钟信号定时(在这里，输入信号102和输入信号104)或时钟信号之一的反相版本(在这里，输入信号102A和输入信号104A)。在所描绘的实施例中，触发器130接收XN0R_DEL信号112和非反相时钟信号、反馈时钟信号FBCLKBB(输入信号104);触发器132接收XN0R_DEL信号112和非反相时钟信号、参考时钟信号REFCLKBB (输入信号102);触发器134接收XN0R_DEL信号112和反相时钟信号、反向反馈时钟信号FBCLKB (输入信号104A);以及触发器136接收XN0R_DEL信号112和反相时钟信号、反转时钟参考信号REFCLKB (输入信号102A)。因此，触发器130由反馈时钟信号FBCLKBB的上升沿触发，使得触发器130产生对准状态信号122 (描绘为L0CK_FB)，表示反馈时钟信号FBCLKBB的上升沿XN0R_DEL信号112的状态；触发器132由参考时钟信号REFCLKBB的上升沿触发，使得触发器132产生对准状态信号124 (描绘为L0CK_REF)，表示参考时钟信号REFCLKBB的上升沿XN0R_DEL信号112的状态；触发器134是由反馈时钟信号FBCLKBB的下降沿触发，使得触发器134产生对准状态信号126 (描绘为L0CK_FBB)，表示XN0R_DEL信号112上的反馈时钟信号FBCLKBB的下降沿的状态，以及触发器136由参考时钟信号REFCLKBB的下降沿触发，使得触发器136产生对准状态信号128 (描绘为L0CK_REFB)，表示XN0R_DEL信号112的参考时钟信号REFCLKBB下降沿的状态。
[0031]在各种实施方式中，由各自的时钟定时的每个触发器可存储延迟对准状态信号112(XN0R_delay)的状态(条件)，并且当延迟对准状态信号112表示时钟信号(输入信号102和输入信号104)的对准(锁定)状态时可以寄存HIGH输出，或当延迟对准状态信号112表示时钟信号之间的错对准(失锁)条件时LOW低输出。加到延迟对准状态信号112的可编程延迟允许相位误差的裕度，例如:(I)当输入信号102和输入信号104之间的误对准比所述可编程延迟短，短的误对准在超过触发器定时的时间被延迟，因此当触发器被定时时，延迟校准状态信号112将有HIGH输出，使得触发器寄存指示对准(锁定)状态的HIGH输出，(2)当偏差大于可编程延迟(例如，可从还没稳定的PLL 10产生)时，当触发器被定时时，延迟校准状态信号112仍然有LOW输出，使得触发器寄存指示错对准(失锁)条件的LOW输出。
[0032]在所示的实施例中，触发器130、132、134和136是边沿触发的D型触发器，具有串联连接的一组D型锁存器，并连接到锁存器的使能时钟输入(E输入)的时钟信号，一个直接以及一个通过反相器。例如，触发器130包括锁存器130A、锁存器130B和反相器131，其中所述反馈时钟信号FBCLKBB被连接到锁存器的E输入；触发器132包括锁存器132A、锁存器132B和反相器133，其中，参考时钟信号REFCLKBB被连接到锁存器的E输入；触发器134包括锁存器134A、锁存器134B和反相器135，在那里反转反馈时钟信号FBCLKB被连接到锁存器的E输入；和触发器136包括锁存器136A、锁存器136B和反相器137，在那里反转参考时钟信号REFCLKB被连接到锁存器的E输入。每个锁存器也有RST输入，用于接收复位信号，对锁存器130A和130B的复位信号138A，其中一旦接收复位信号138A，锁存器130A的存储元件的内容被设定为HIGH输出(例如，数字一)，以及锁存器130B的存储元件的内容被设置为LOW输出(例如，数字零)；对于锁存器132A和132B的复位信号138B，其中一旦接收到复位信号138B，锁存器132A的存储元件的内容被设定为HIGH输出和锁存器132B的存储元件的内容被设置为LOW输出；对于锁存器134A和134B的复位信号138C，其中一旦接收到复位信号138C，锁存器134A的存储元件的内容被设定为HIGH输出，以及锁存器134B的存储元件的内容设置为LOW输出；和锁存器136A和136B的复位信号1380，其中一旦接收到复位信号1380，锁存器136A的存储元件的内容被设定为HIGH输出和锁存器136B的存储元件的内容设置为LOW输出。
[0033]转到图2和图5，边缘对准状态检测器140检测上升沿、下降沿、和/或输入信号102和输入信号104的上升沿和下降沿的对准(锁定)状态。例如，边缘对准状态检测器140接收并评估对准状态信号122、对准状态信号124、对准状态信号126以及对准状态信号128，从而产生边缘对准状态信号142，指示上升沿、下降沿、或输入信号102和输入信号104的上升沿/下降沿的对准状态。边缘对准状态检测器140包括上升沿对准状态检测器144，产生用于指示输入信号102和输入信号104的上升沿的对准(锁定)状态的上升沿对准状态信号145(在此，RISING_EDGE_ALIGN信号)；下降沿对准状态检测器146，产生用于指示输入信号102和输入信号104的下降沿的对准(锁定)状态的下降沿对准状态信号147 (在此，FALLING_EDGE_ALIGN信号);以及上升/下降沿对准状态检测器148，其生成指示在输入信号102和输入信号104的上升沿和下降沿的对准(锁定)状态的上升/下降沿对准状态信号149(在此，BOTH_EDGE_ALIGN信号)。根据应用需要的锁检测机制，边缘对准状态信号142是上升沿对准状态信号145、下降沿对准状态信号147、或上升/下降沿对准状态信号149。
[0034]在所示的实施例中，上升沿对准状态检测器144包括与逆变器151串联的否定的AND(NAND)门150。NAND门150接收触发器130的对准状态信号122 (L0CK_FB)，其由输入信号104(反馈时钟信号FBCLKBB)定时，以及触发器132的对准状态信号124(L0CK_REF)其由输入信号102 (参考时钟信号REFCLKBB)定时。NAND门150比较对准状态信号122与对准状态信号124，并产生输出，它指示输入信号102和输入信号104的上升沿的对准状态。逆变器151接收NAND门150的输出，并产生与由NAND门150所接收输出相反的输出。在各种实施方式中，当输入的上升沿信号102和104对准时，上升沿对准状态检测器144输出高电压信号(HIGH输出)，并且当输入信号102和104的上升沿不对准时，输出低电压信号(LOW输出)。例如，上升沿对准状态信号145可以是表示该输入信号上升沿对准的数字一或表示输入信号的上升边缘不对准的数字零。
[0035]类似地，在所示实施例中，下降沿对准状态检测器146包括与逆变器153串联的NAND门152。NAND门152接收触发器134的对准状态信号126 (L0CK_FBB)，其由反相输入信号104A(反转的反馈时钟信号FBCLKB)定时，和触发器136的对准状态信号128(L0CK_REFB)，其由反转的输入信号102A(倒参考时钟信号REFCLKB)定时。NAND门152比较对准状态信号126与对准状态信号128,并产生输出，它指不输入信号102和输入信号104的下降沿的对准状态。逆变器153接收到NAND门152的输出，并产生与从NAND门152接收的输出相反的输出，在各种实施方式中，当输入的下降沿信号102和104对准时，下降沿对准状态检测器146输出高电压信号(HIGH输出)，并且当输入信号102和104的下降沿不对准时，输出低电压信号(LOW输出)。例如，下降沿对准状态信号147可以是表示该输入信号的下降沿对准的数字一或指示输入信号的下降沿不对准的数字零。
[0036]为了促进所描绘的实施方案中，上升/下降沿对准状态检测器148包括与逆变器155串联连接的NAND154。NAND门154接收上升沿对准状态信号145 (RISING_EDGE_ALIGN)和下降沿对准状态信号147 (FALLING_EDGE_ALIGN)。NAND门154进行比较上升沿对准状态信号145与下降沿对准状态信号147,并产生输出，它指不输入信号102和输入信号104的上升沿和下降沿两者的对准状态。逆变器155接收到与非门的输出154，并产生从NAND门154接收的输出相反的输出。在各种实施方式中，当输入的上升沿和下降沿信号102和104对准时，上升/下降沿对准状态检测器148输出高电压信号(HIGH输出)，并当输入信号102和104的上升和下降沿未对准时，输出低电压信号(LOW输出)。例如，上升/下降沿对准状态信号149可以是表示输入信号的上升沿和下降沿都对准的数字一或指示输入信号的上升沿和下降沿都没有对准的数字零。
[0037]再次转向图2，计时器160可以通过在解除锁定检测信号106之前确保输入信号102和104对准(锁定)而稳定时钟对准检测器100的锁定检测。在所描绘的实施例中，定时器160 (其可以包括计数器)接收边缘对准状态信号142 (在此，EDGE_ALIGN)并在定义时间和/或定义的周期数(例如，时钟周期或时间周期)之后断言可确保输入信号102和输入信号104之间稳定对准的锁定检测信号106。例如，当边缘对准状态信号142是高电压信号(HIGH输出)，在规定的时间和/或周期的定义数后，时钟对准检测器100确保PLL10实现上升沿、下降沿或参考时钟信号和反馈时钟信号的上升沿和下降沿之间的锁定状态(注意，根据所需的锁定检测机构，边缘对准状态信号142可以是上升沿对准状态信号145、下降沿对准状态信号147或上升/下降沿对准状态信号149)。在各种实施方式中，当边缘对准状态信号142具有HIGH输出时，定时器160输出高电压信号(HIGH输出)时，并当边缘对准状态信号142具有低输出时，输出低电压信号(LOW输出)。例如，锁定检测信号106可以是表示PLL 10达到锁定状态的数字一，或表明PLL 10尚未达到锁定状态的数字零。
[0038]图6是示出根据本发明的各个方面，时钟对准检测器(诸如，时钟对准检测器100)的各种信号的对准状态的时序图200。图7和图8包括了时序图200的扩大部分-分别为时序图200的部分200A和部分200B-即进一步根据本发明的各个方面示出了时钟校准检测器的各种信号的对准状态。
[0039]时序图200包括示出和PLL 10相关的PLL电压信号波形202、示出输入信号102的输入信号波形204 (在此，参考时钟信号REFCLKBB)、示出输入信号104 (在这里，反馈时钟信号FBCLKBB)的输入信号波形206、示出对准状态信号116的对准状态信号波形208 (在这里，XNOR信号)、示出延迟校准状态信号112 (在这里，XN0R_DEL信号)的延迟校准状态信号波形210、示出上升沿对准状态信号145的上升沿对准状态信号波形212(在此，RISING_EDGE_ALIGN信号)、示出下降沿对准状态信号147的下降沿对准状态信号波形214 (在此，FALLING_EDGE_ALIGN信号)，和示出在一个时间周期的上升/下降沿对准状态信号149的上升/下降沿对准状态信号波形216 (在此，BOTH_EDGE_ALIGN信号)。每个波形在高电压信号(HIGH输出)，诸如数字1，和低电压信号(低电平输出)，诸如数字零之间振荡。在所描绘的时序图中，输入信号102具有50/50的占空比。
[0040]转到图6，定时图200示出了电压信号202沉降成与输入信号102 —致的稳定状态，以及输入信号104在上升边缘和下降边缘到达对准(锁定)状态-在本例中，在大约7微秒和8微秒之间。注意，在输入信号之间真正上升沿和下降沿对准(例如，约7.5微秒)之前，时钟对准检测器100检测输入信号102和输入信号104之间上升边缘对准的时刻(例如，大约2微秒与大约3.5微秒之间)和下降沿对准(例如，大约2.5微秒和大约3.5微秒之间)。其他实现方式可以在时序图200中描述的之前或之后实现对准的状态。
[0041]转到图7，时序图200的部分200A说明大约4.43微秒和大约4.58微秒之间的各种波形。部分200A对应于输入信号102和输入信号104的未对准(失锁)的状态，其中输入信号没有边缘对准，以及时钟对准检测器100的锁定检测信号106将指示解锁状态。在时间tl，当触发器130由输入信号104 (FBCLKBB信号)的上升沿被触发时，对准状态信号122具有HIGH信号电平时，因为延迟的对准状态信号112(XN0R_DEL)的信号电平在触发时为高；并且在时刻t2，当触发器132由输入信号102 (REFCLKBB信号)上升沿触发时，对准状态信号124具有LOW信号电平，这是因为延迟对准状态信号(XN0R_DEL)的信号电平在触发时为低。在时刻t3，当触发器134由输入信号104 (FBCLKBB信号)的下降沿触发时，对准状态信号126具有HIGH信号电平，因为延迟的对准状态信号112的信号电平在触发时为高；并在时间t4，当触发器136由输入信号102的下降沿触发时，对准状态信号128具有LOW信号电平，因为延迟校准状态信号112(XN0R_DEL)的信号电平在触发时为低。因此，由于对准状态信号122具有HIGH信号电平及对准状态信号124具有LOW信号电平，上升沿对准状态检测器144产生具有低信号电平的上升沿对准状态信号145，表示输入信号102的下降沿和输入信号104未对准；以及因为对准状态信号126具有HIGH信号电平及对准状态信号124具有LOW信号电平，下降沿对准状态检测器146产生具有低信号电平的下降沿对准状态信号147,表不输入信号102和输入信号104的下降沿未校准。此外，由于上缘对准状态信号145和下降沿对准状态信号147具有LOW信号电平，上升沿/下降沿对准状态检测器148产生LOW信号电平，这表明边缘锁在输入信号的上升和下降沿一直没有实现。
[0042]转到图8，时序图200的部分200B说明在大约7.445微秒和大约7.535微秒之间的各种波形。部分200B对应于输入信号102和输入信号104的对准(锁定)状态，其中输入信号的边缘上升沿和下降沿到达对准，以及时钟对准检测器100的锁定检测信号106将指示锁定状态。在时间t5，当触发器136由输入信号102 (REFCLKBB信号)的下降沿触发时，对准状态信号128具有HIGH信号电平，因为延迟对准状态信号112(XNOR_DEL)的信号电平在触发时为HIGH ;以及在时间t6，当触发器134由输入信号104 (FBCLKBB信号)的下降沿触发时，对准状态信号126具有HIGH信号电平，因为延迟对准状态信号112(XNOR_DEL)的信号电平在触发时为HIGH。在时间t7，当触发器132由输入信号102 (REFCLKBB)的上升沿触发时，对准状态信号124具有HIGH信号电平，因为延迟对准状态信号112(XNOR_DEL)的信号电平在触发时为HIGH ;以及在时间t8，当触发器130被输入信号104 (FBCLKBB信号)的上升沿触发时，对准状态信号122具有HIGH信号电平，因为延迟对准状态信号112(XNOR_DEL)的信号电平在触发时为HIGH。因此，在时间t6，由于对准状态信号126具有HIGH信号电平及对准状态信号124具有HIGH信号电平，下降沿对准状态检测器146产生具有HIGH信号电平的下降沿对准状态信号147，表明对准(输入信号102和输入信号104的下降沿锁定)状态；并在时间t8，由于对准状态信号122具有HIGH信号电平及对准状态信号124具有HIGH信号电平，上升沿对准状态检测器144产生具有高信号电平的上升沿对准状态信号145，表示输入信号102和输入信号104的上升沿对准(锁定)的状态。进而，在时间t8，由于上升沿对准状态信号145和下降沿对准状态信号147具有HIGH信号电平，上升/下降沿对准状态检测器148产生HIGH信号电平，表明输入信号的上升沿和下降沿已经实现对准(锁定)状态。
[0043]引入对准状态信号116的可编程延迟，从而提供用于锁定检测的延迟对准状态信号112的优势可以在时序图200中的部分200B看出。例如，需要注意，在时间t5和时间t7，对准状态信号116(XN0R)具有HIGH信号电平，类似于延迟对准状态信号112。但是，在时间T6和T8，对准状态信号116 (XNOR)具有LOW信号电平，而不是延迟校准状态信号112的高信号电平。因此，如果对准状态信号116输入到触发器130、触发器132、翻转触发器134和触发器136，而不是延迟对准状态信号112: (I)在时间t6，当触发器134由输入信号104 (FBCLKBB信号)的下降沿触发时，对准状态信号126具有LOW信号电平，因为对准状态信号116 (XNOR)的信号电平在触发时为低；及(2)在时间t8，当触发器130由输入信号104 (FBCLKBB信号)的上升沿触发时，对准状态信号122具有LOW信号电平，因为对准状态信号116(XN0R)的信号电平在触发时为低。因此，这会导致上升沿对准状态检测器144产生具有低信号电平的上升沿对准状态信号147，下降沿对准状态检测器146产生具有低信号电平的下降沿对准状态信号147，并且上升/下降沿对准状态检测器148产生具有低信号电平的上升沿/下降沿边沿对准状态信号149。锁定检测信号106从而将表明时钟对准尚未发生。
[0044]通过增加校准状态信号116的延迟，并使用延迟校准状态信号112用于锁定检测，时钟对准检测器100可以补偿系统/设备的工艺、电压、温度和/或不可避免地影响到时钟信号的其它变化，从而防止了时钟信号的精确对准(锁定)。进一步，将可变延迟结合到评价锁定的对准状态信号解决了具有不同占空比的参考时钟的系统/设备设计，特别是设计具有除了 50/50占空比以外的其它的占空比的参考时钟。在各种实施方式中，可变延迟可以被设置，使得时钟信号之间的相位误差的一些裕度仍允许锁定检测上升沿、下降沿、或上升沿和下降沿。可变延迟是确定性的，因为它能够根据用于锁定检测的时钟对准检测器100监视的特定系统/设备进行定义。此外，当占空比变化不会由可变延迟充分补偿时，时钟校准检测器100有利于在上升沿、下降沿、或上升沿和下降沿锁定检测。例如，仅仅便于在上升沿或下降沿锁定检测，当时钟信号具有显著不同的占空比(例如，在参考时钟信号具有和反馈时钟信号显著不同的占空比)时，时钟对准检测器100可以执行锁定检测。不同实施例可以具有不同的优点，并没有特别的优势是本文描述的任何实施例必需的。
[0045]如上所述，虽然时钟对准检测器100如上所述作为PLL 10的定时机制，时钟对准检测器100也可以实现在保证时钟对准检测的任何设备或系统配置中。此外，上述各种电路配置可以被取代、替换或以其他方式修改，以适应实现本文所述的锁定检测机制的各种设计方案。例如，其他类型的逻辑门、触发器、锁存器和/或其它部件可以被实现以适应不同的设计实现。在各种实施方式中，例如，AND门可以代替上述上升沿、下降沿和上升沿/下降沿对准状态检测器的NAND门/逆变器的组合。在各种实施方式中，取决于所需锁定检测的类型，更多或更少的逻辑门、触发器、锁存器和/或其它部件可被实施以实现本文所述的锁定检测机制。例如，在对准不需要用于时钟信号的两个边沿时，更少的逻辑门、触发器、锁存器和/或其它部件可被实施以实现仅上升沿锁定检测和/或仅下降沿锁定检测。再者，使用互补的电子设备、硬件、软件等可以提供用于实现本公开的教导的同样可行的选择。
[0046]在各种实施方式中，PLL 10、时钟对准检测器100、和/或附图的任何数量的电路和/或组件可以在相关联的电子设备的电路板上实现。该板可以是一般的电路板，可容纳电子设备的内部电子系统的各种组件，并进一步提供其它外围设备的连接器。更具体地，该板可以提供电气连接，系统的其他部件可通过该电气连接进行电通信。任何合适的处理器(包括数字信号处理器、微处理器、芯片组支持等)、存储器元件等可以适当地根据具体配置需求、处理需求、电脑设计等耦合到该板。其它组件(诸如外部存储器、额外的传感器、用于音频/视频显示的控制器，和外围设备)可以通过电缆连接到电路板作为插卡，或集成在主板本身。
[0047]在各种实施方式中，PLL 10、时钟对准检测器100、和/或附图的任何数量的电路和/或组件可以实现为单独的模块(例如，具有相关组件的设备和配置以执行特定应用或功能的电路)或实现为插件模块到电子设备的应用特定硬件中。注意的是，特定的是，本公开的特定实施例可以容易地部分或全部地包括在芯片上系统(SOC)的封装中。SOC表示集成计算机或其它电子系统的元件到单个芯片中的1C。它可以包含数字、模拟、混合信号以及经常的射频功能:所有这些都可以设置在单个芯片衬底上。其他实施例可以包括多芯片模块(MCM)，具有位于单独的电子封装中并经配置以通过电子封装互相密切交互的多个单个1C。在各种其它实施例中，本文所述的功能可以实施为专用集成电路(ASIC)、现场可编程门阵列(FPGA)以及其他半导体芯片中的一个或多个硅芯。
[0048]需要注意的是，上面参照附图所讨论的业务适用于涉及信号处理的任何集成电路，特别是那些依赖同步信号以执行专门的软件程序或算法，其中一些可关联于处理数字化实时数据。某些实施例中可以涉及多DSP信号处理、浮点处理、信号/控制处理、固定功能处理、微控制器应用等。在某些情况下，本文所讨论的这些特征可以适用于医疗系统、科学仪器、无线和有线通信、雷达、工业过程控制、音频和视频设备、电流传感、仪器(可以是高度精确的)以及其他数字处理系统。此外，以上所讨论的某些实施例可以提供在数字置备信号处理技术中，用于医疗成像、病人监护、医疗仪器仪表和家庭医疗保健。这可能包括肺显示器、加速度计、心脏速率监视器、心脏起搏器等。其他应用可以涉及汽车技术安全系统(例如，稳定控制系统、驾驶辅助系统、制动系统、信息娱乐系统和任何形式的内部应用)。此外，动力系统(例如，在混合动力汽车和电动汽车中)可以应用本文所述的功能在高精度数据转换产品中，用于电池监控、控制系统、报告控制、维护活动等。在另外的示例方案中，本公开的教导可以适用于工业市场，包括帮助驱动生产力、能源效率和可靠性的过程控制系统。在消费应用中，上面所讨论的电路的教导可用于图像处理、自动聚焦、以及图像稳定(例如，数码相机、便携式摄像机等)。其他消费应用可以包括音频和视频处理器，用于家庭影院系统、DVD刻录机以及高清电视。然而，其他消费应用可以涉及到先进的触摸屏制器(例如，对于任何类型的便携式媒体设备)。因此，这种技术可以容易地成为智能手机、平板、安全系统、个人电脑、游戏技术、虚拟现实、模拟训练等的一部分。
[0049]也必须要注意，本文列出的所有规格、尺寸，以及关系(例如，多个组件、逻辑运算等)只被提供用于示例和教导的目的。在不偏离本公开的精神或所附权利要求的范围的情况下，这些信息可以被显着地改变。规范仅适用于非限制性的例子，因此，它们应被如此理解。在前面的描述中，示例性实施例已参照特定组件的配置进行描述。在不偏离所附权利要求的范围的情况下，可以对实施例进行各种修改和变化。因此，说明书和附图被视为说明性的而不是限制性的。
[0050]注意，对于本文中提供许多实施例，交互可以通过两个、三个、四个或更多个电子部件来描述。然而，这样为了清楚起见，并仅作为示例进行。应当理解，该系统可以以任何合适的方式进行合并。沿着类似的设计方案，附图的任何图示组件、模块和元件可以以各种可能的组合配置，所有这些都清楚在本说明书的范围之内。在某些情况下，通过仅参考有限数量的电子元件描述给定流程集合的一个或多个功能更加容易。应当理解，附图的电路及其教义都是现成可扩展的并可容纳大量的部件，以及更复杂/精密的安排和配置。因此，提供的实施例不应该限制范围或抑制电气电路的广泛教导为潜在应用到其他无数的架构。[0051 ] 注意，在本说明书中，在“ 一个实施例”、“示例实施例”、“实施例”、“另一实施例”、“某些实施例”、“各种实施例”、“另一实施例、“替代实施例”中包括的各种特征(例如，元素、结构、模块、组件、步骤、操作、特性等)的引用意为表示任何这些特征都包含在本公开的一个或多个实施中，但可以或可以不必组合在相同实施例中。还需要注意:“耦合于”和“耦合至IJ”在本文是可交换的，对特征“耦合于”和“耦合到”另一特征的引用包括任何通信的耦合装置、电子耦合装置、机械耦合装置、其他耦合装置、或便于特征功能和操作的其组合，诸如本文描述的检测装置。
[0052]许多其它的改变、替换、变化、更改和修改对于本领域技术人员是可确定的，以及当落入所附权利要求的范围之内时，本发明包括所有这样的改变、替换、变化、更改和修改。为了协助美国专利和商标局(USPTO)以及此外在本申请上提出的任何专利的任何读者解释所附权利要求， 申请人:谨指出: 申请人:(a)不打算任何所附的权利要求援引美国法典第35 (6)第6段第112条，因为它存在于申请日，除非单词“用于…的装置”或“用于…的步骤”在特定权利要求中专门使用；以及(b)不打算通过本说明书的任何陈述以没有体现所附权利要求的任何方式而限制本公开。
[0053]其他注意、示例和实施方式
[0054]在各种实施方式中，提供的系统可以是任何类型的计算机的一部分，它可以进一步包括耦合到多个电子部件的电路板。该系统可包括:装置，用于产生指示第一时钟信号和第二时钟信号的对准状态的延迟对准状态信号；装置，用于当由第一时钟信号和第二时钟信号的边沿触发时，产生指示延迟对准状态信号的状态的至少两个对准状态信号；装置，基于所述至少两个对准状态信号而产生边沿对准状态信号，其中，所述边缘对准状态信号指示第一时钟信号和第二时钟信号的边沿对准状态；装置，用于基于所述边沿对准状态信号而产生锁定检测信号。在这些情况下的“用于…的装置”可包括(但不限于)使用本文所讨论的任何合适的组件，以及任何合适的软件、电路、集线器、计算机代码、逻辑、算法、硬件、控制器、接口、链路、总线、通信途径等。在多种实施方式中，该系统包括存储器还包括进一步包括机器可读指令的存储器，当执行时使得系统执行上面讨论的任何操作。
【权利要求】
1.一种时钟对准检测器，被配置为检测第一时钟信号和第二时钟信号之间的对准，所述时钟对准检测器包括: 对准状态检测器，被配置为生成延迟的对准状态信号，指示所述第一时钟信号和所述第二时钟信号的对准状态； 延迟对准状态检测器，被配置为生成至少两个对准状态信号，指示当通过所述第一时钟信号和所述第二时钟信号的边沿触发时的延迟对准状态信号的状态；和 边缘对准状态检测器，被配置为基于所述至少两个对准状态信号而产生边缘对准状态信号，其中所述边缘对准状态信号指示所述第一时钟信号和所述第二时钟信号的边沿的对准状态。
2.如权利要求1所述的时钟对准检测器，进一步包括:计时器，经配置以在定义的时间段之后根据边缘对准状态检测器而产生锁定检测信号。
3.如权利要求1所述的时钟对准检测器，其中，所述对准状态检测器包括: 对准状态检测电路，被配置为产生一般的对准状态信号，指示所述第一时钟信号和所述第二时钟信号的一般对准状态；和 可变延迟电路，耦合到所述对准状态检测电路，所述可变延迟电路被配置为接收和引入延迟到一般的对准状态信号，从而产生延迟的对准状态信号。
4.如权利要求3所述的时钟对准检测器，其中，所述对准状态检测器电路包括排他性NOR(XNOR)逻辑门电路，其接收和处理所述第一时钟信号和所述第二时钟信号，以产生一般的对准状态信号。
5.如权利要求3所述的时钟对准检测器，其中，所述可变延迟电路包括反相器链，每个逆变器具有相关的可变延迟。
6.如权利要求1所述的时钟对准检测器，其中，所述延迟对准状态检测器包括: 第一电路，当通过所述第一时钟信号的上升沿触发时产生第一对准状态信号，所述第一对准状态信号表示所述第一时钟信号的上升沿上的延迟对准状态信号； 第二电路，当由所述第二时钟信号的上升沿触发时产生第二对准状态信号，所述第二对准状态信号表示所述第二时钟信号的上升沿上的延迟对准状态信号的状态； 第三电路，当由所述第一时钟信号的下降沿触发时产生第三对准状态信号，所述第三对准状态信号表示所述第一时钟信号的下降沿的延迟对准状态信号的状态；和 第四电路，当由所述第二时钟信号的下降沿触发时产生第四对准状态信号，所述第四对准状态信号表示所述第二时钟信号的下降沿的延迟对准状态信号的状态。
7.如权利要求6所述的时钟对准检测器，其中，所述边缘对准状态检测器包括: 第五电路，其基于所述第一对准状态信号和所述第二对准状态信号生成上升沿对准状态信号； 第六电路，其基于所述第三对准状态信号和所述第四对准状态信号生成下降沿对准状态信号；和 第七电路，其基于所述上升沿对准状态信号和下降沿对准状态信号生成上升/下降沿对准状态信号。
8.如权利要求7所述的时钟对准检测器，进一步包括:计时器，被配置为经过规定的时间期间根据所述上升沿对准状态信号、下降沿对准状态信号和上升/下降沿对准状态信号中的一个生成锁定检测信号，。
9.如权利要求1所述的时钟对准检测器，其中，所述第一时钟信号是锁相环的参考时钟信号，以及所述第二时钟信号是锁相环的反馈时钟信号。
10.一种集成电路，包括: 锁相环，被配置为检测和保持参考时钟信号和反馈时钟信号之间的相位关系；和锁定检测器，被配置为检测参考时钟信号和反馈时钟信号之间的对准，并产生锁定检测信号，所述锁定检测器包括: 对准状态检测器，被配置为生成延迟的对准状态信号，该信号表示参考时钟信号和反馈时钟信号的对准状态； 延迟对准状态检测器，被配置为生成至少两个对准状态信号，指示当由参考时钟信号和反馈时钟信号的边沿触发时的延迟对准状态信号的状态；和 边缘对准状态检测器，被配置为基于所述至少两个对准状态信号的边缘对准状态信号，其中所述边缘对准状态信号指示所述第一时钟信号和第二时钟信号的边沿的对准状态。
11.如权利要求10所述的集成电路，其进一步包括:定时器，经配置以在规定的时间期间之后基于边缘对准状态信号产生锁定检测信号。
12.如权利要求10所述的集成电路，其中，所述对准状态检测器包括可变延迟电路，被配置为引入可变延迟到一般对准状态信号，从而产生延迟的对准状态信号。
13.如权利要求10所述的集成电路，其中，所述延迟对准状态检测器被配置为当由参考时钟信号和反馈时钟信号的上升沿、下降沿，或上升边缘和下降沿触发时生成至少两个对准状态信号。
14.如权利要求13的所述的集成电路，其中，所述延迟对准状态检测器包括: 第一电路，当由参考时钟信号的上升沿触发时产生第一对准状态信号，所述第一对准状态信号表示在所述参考时钟信号的上升沿的延迟对准状态信号的状态； 第二电路，当由反馈时钟信号的上升沿触发时产生第二对准状态信号，所述第二对准状态信号表示在反馈时钟信号的上升沿的延迟对准状态信号的状态； 第三电路，当由所述参考时钟信号的下降沿触发时产生第三对准状态信号，所述第三对准状态信号表示参考时钟信号的下降沿的延迟对准状态信号的状态；和 第四电路，当由所述反馈时钟信号的下降沿触发时产生第四对准状态信号，所述第四对准状态信号表示在反馈时钟信号的下降沿的延迟对准状态信号的状态。
15.如权利要求14所述的集成电路，其中，所述边缘对准状态检测器包括: 第五电路，其基于第一对准状态信号和第二对准状态信号生成上升沿对准状态信号；第六电路，其基于所述第三对准状态信号和第四对准状态信号生成下降沿对准状态信号；和 第七电路，其基于所述上升沿对准状态信号和下降沿对准状态信号生成上升/下降沿对准状态信号。
16.一种用于检测时钟信号之间的时钟对准状态的方法，所述方法包括: 产生延迟的对准状态信号，指示的第一时钟信号和第二时钟信号的对准状态； 产生至少两个对准状态信号，表明当由所述第一时钟信号和第二时钟信号的边沿触发时的延迟对准状态信号的状态； 基于所述至少两个对准状态的信号产生边缘对准状态信号，其中，所述边缘对准状态信号指示所述第一时钟信号和第二时钟信号的边沿的对准状态；和基于边缘对准状态信号而产生锁定检测信号。
17.如权利要求16所述的方法，进一步包括:在规定的时间期间之后生成锁定检测信号。
18.如权利要求16所述的方法，其中，生成所述至少两个对准状态信号由所述第一时钟信号和所述第二时钟信号的上升沿、下降沿，或上升沿和下降沿，其中，所述边缘对准状态触发信号指示第一时钟信号和第二时钟信号的上升沿、下降沿或上升沿和下降沿的对准状态。
19.如权利要求16所述的方法，进一步包括:改变所述延迟对准状态信号的延迟。
20.如权利要求16所述的方法,其中,所述第一时钟信号是锁相环的参考时钟信号，以及第二时钟信号是锁相环的反馈时钟信号。
【文档编号】H03L7/08GK104467821SQ201410429586
【公开日】2015年3月25日 申请日期:2014年8月28日 优先权日:2013年9月18日
【发明者】P·奥列加斯, A·阿拉克廉, L·马拉维 申请人:美国亚德诺半导体公司