锁相环快速锁定方法

专利名称：锁相环快速锁定方法
技术领域：
本发明涉及锁相环，特别涉及在比较短时间内实现锁定的方法。
背景技术：
锁相环(PLL)的特征之一是锁定或者设定时间；即PLL锁定某个输入信号或者响应频率和相位跳跃所用的时间。一般来说，锁定时间依赖于PLL的环带宽，环带宽越低，PLL锁定所用时间就越长。在本领域中，人们通常把术语“调整”定义为，达到某个相对或绝对精度之内。
PLL不仅用于电信应用，而且还用于测量技术(例如光学远距离测量)，电机控制，医疗设备等等。在这些应用中，相位和频率跃变响应同样也是重要的设计考虑。
使用最广泛的PLL类型之一是II型PLL。II型PLL锁住时，同时实现零频率偏移和零相位偏移，而I型PLL在锁定时，将仅仅实现零频率偏移。
图1显示了一种典型的II型PLL，它由相位检测器、环路滤波器、可控振荡器以及具有除法器的反馈环组成。在图1中，相位检测器10连接一对乘法器12、18。乘法器12连接例如数字可控振荡器的可控振荡器16的输入。II型PLL的环路滤波器具有一个当PLL锁定时实现零相位偏移的积分器20。乘法器10的输出连接积分器20。乘法器以本身公知方式引入P因子和I因子。反馈环设置为，从可控振荡器16的输出，经由比例单元30，直到相位检测器10的第二输入。
当PLL正在锁定输入信号时，在环路滤波器的积分器中对相位检测器的输出信号进行积分，并且积分器的输出信号与相位检测器的输出信号合并，成为可控振荡器的控制信号。相位检测器到用于相加积分器值的加法器的路径通常被称作比例路径。积分路径和比例路径具有独立的比例因子。比例路径因子主要确定环路滤波器带宽，而比例路径和积分路径因子的比值确定PLL的阻尼(damping)。
I和P的使用是本领域公知的，并且控制PLL的性能。相位检测器的输出乘以P因子再加上积分器的输出，以确定可控振荡器的频率。当相位差为零时，即当相位跳变时，可控振荡器的频率由积分器的输出确定。
当零相位偏移的情况下锁定II型PLL时，相位检测器生成零输出值。如果PLL的输入信号具有关于PLL中心频率的频率偏移，则环路滤波器的积分器必需生成从PLL中心频率偏移可控振荡器的控制信号。所以，当II型PLL被锁定时，环路滤波器中的积分器包含频率偏移。
比例路径和积分路径因子的比值确定阻尼，从而确定关于相位和频率瞬变的PLL响应。如果PLL具有小阻尼，即弱阻尼，则积分路径因子相对较大，它将在时域中以大超调来响应输入瞬变，并且将在频域显示抖动传递函数的峰值。如果PLL具有大阻尼，即过阻尼，则积分路径因子相对较小，并且将在时域以没有或者几乎没有任何超调来响应输入瞬变，并且实际上没有频域抖动传输函数的峰值。
可以容忍的超调和峰值的量通常由应用确定。在许多应用中，完全不能接受相对较大的超调和峰值。在PLL用于电信应用的情况下，电信标准定义了允许多大的峰值，例如2％或0.2dB。这些数值是相当小的。
当II型PLL施加有频率跃变时，阻尼确定环路滤波器中的积分器调整到对应于新频率偏移的值有多快。阻尼越大，积分器的调整时间就越长，因而PLL实现锁定所用时间也越长。2004年8月31颁发给Van Der Valk的美国专利US6784706披露了II型PLL的锁定时间、带宽与阻尼之间的关系。据此分析，遵循以下规则如果不采取特定措施，则峰值限于0.2dB的低带宽和阻尼的PLL花费长时间锁定。
各种电信标准限制具有非常低带宽的PLL的最大锁定时间。例如，TelcordiaGR-1244-CORE规定，带宽为0.1Hz的Sonet Minimum Clock(SMC)顺从PLL的锁定时间必需在100秒内锁定。带宽为1mHz的Stratum3E顺从PLL必须在700秒钟内锁定。如果没有类似临时增加带宽、降低阻尼或以上两种措施的特殊措施，这些数值不可能被满足。
降低锁定时间的一般方法是，临时增加PLL带宽，并降低阻尼。电信应用中的若干PLL电路使用该方案。增加PLL带宽的缺点是，在传播到PLL输出之前，不能衰减可能出现在输入信号上的更多的相位噪声。降低PLL的阻尼将造成输出信号上的较大超调。这些影响降低了输出信号的质量，或者可能甚至造成网络的中断，因此不受欢迎。
美国专利US6784706公开的方法是在锁定处理期间监视相位偏移。当相位偏移在PLL输出时钟频率超过目标频率之前正好为零时，比例值被加到积分器上，并且原则上PLL是(接近)锁定的。然而，该方法对输入参考时钟上的漂移和抖动是敏感的，并因此可以把相对较大的频率误差复制到积分器上。
所测参考上的相位噪声(漂移和抖动)可以降低所测频率偏移的精度。如果PLL使用相同的本地振荡器时钟生成输出时钟，则本地时钟的精度是参考监视器的频率估算和PLL的频率偏移两者的共模误差。
在图7中，线段代表正常相位响应，它显示了某些超调，由此承受了大量调整。

发明内容
本发明是一种在频率跃变后快速锁定II型锁相环并且不大量降低输出信号质量的方法。这里公开的方法是为电信应用中的数字PLL开发的，但是它也可适用于其它应用和实施。
根据本发明教导的降低调整时间并在调整期间提高输出时钟的质量的方法包括以下步骤
1)估算新频率偏移。这是通过PLL环外部的独立的电路精确测量输入信号的频率来实现的。该功能通常已经提供为输入信号监视电路。
2)使积分器斜升(ramp)到新的频率偏移。环路滤波器中的积分器在跃变后，进行对所测新频率的线性斜升。
3)进行相位补偿(build out)或相位牵引(pull in)。当不需要边缘对边缘对准时，补偿剩余相位偏移。反之，在PLL环路滤波器中的积分器被停用时，牵引剩余相位偏移。
4)减小PLL带宽和/或降低阻尼，以允许PLL调整。
5)把PLL切换到应用所需的最终带宽和阻尼。
从而，根据一个方面，本发明提供了一种在检测到失锁(lock lost)后锁定锁相环(PLL)的方法，包括使用与PLL分离的电路估算新的频率偏移；积分器斜升到新频率偏移；根据新频率偏移调整PLL的相位；以及衰减PLL，以调整到频率跃变。
在另一方面，本发明提供了一种在检测到失锁后锁定锁相环(PLL)的方法，包括使用与PLL分离的电路估算新频率偏移；积分器斜升到新频率偏移；如果不需要零相位偏移，则通过执行相位补偿，基于新频率偏移调整PLL的相位，如果需要零相位偏移，则通过执行相位牵引，基于新频率偏移调整PLL的相位；以及通过放宽PLL的带宽和/或阻尼，衰减PLL，以调整到频率跃变。
根据本发明教导的方法具有优于传统方法的以下优点-相对较短的锁定时间使用所公开方法的SONET最小时钟(SMC)顺从PLL的锁定时间为45秒，而在相同的环境下，现有技术则为95秒。
-在快速锁定过程期间，不会因为更宽的PLL带宽，像传统快速锁定方法那样，把来自网络的过渡噪声传递到输出。在快速锁定期间，没有明显得频率-或相位超调。因此，输出时钟在快速锁定期间，与可应用网络标准保持一致。
-相位改变速率和频率改变速率可以被精确控制，并且被保持在各种网络标准的限度内。例如，由用于Stratum2/3/3E时钟的Telcordia GR-1244-CORE指定的最大频率改变速率2.9ppm/s。
-由于PLL本身不进行频率估算，因此可以连续监视实际输入参考时钟，并且在需要时可获得精确频率估算。所以不存在添加到快速锁定时间上的附加捕获时间。
本领域普通技术人员一经研究以下说明，就会理解本发明实施例的其它方面和优点。


下面将结合

本发明的实施例。
图1图示了典型的II型PLL的方框图；图2显示了在本发明一个实施例中的频率估算器，它利用了可以用作频率估算器的计数器；图3显示了在本发明另一个实施例中的可以用作频率估算器的捕获PLL；图4是根据本发明教导的PLL的第一实施例的方框图；图5显示了根据本发明教导公开的快速锁定方法的方框图；图6图示了在所公开的快速锁定过程期间输出时钟频率与时间的关系；图7图示了在现有的PLL的调整期间，输出时钟频率与时间的关系。
下面根据本发明的某些特定的代表性实施例，详细描述本发明，材料、设备和处理步骤被理解为仅仅用来图示的实例。特别是，本发明不打算局限于这里特别列举的方法、材料、条件、处理参数、设备以及类似物。
具体实施例方式
一般来说，本发明(patent)公开的在调整期间降低调整时间并改善输出时钟质量的方法包括以下步骤估算新频率偏移，积分器斜升到新频率偏移上，相位补偿或相位牵引，衰减时间间隔，以及切换到较高带宽和/或较低阻尼，以允许PLL调整。
图4图示了根据本发明的教导的PLL。相位和频率检测器100输出到加法器110以及寄存器112，该寄存器112受控制单元114控制。寄存器112的输出连接加法器110。寄存器112是下面将详细描述的相位补偿电路的优选实施例。加法器110的输出连接比较器118。加法器110的输出还连接一对分别引入P和I因子的乘法器120、180。乘法器120连接加法器140的第一输入，加法器140的输出连接可控振荡器160的第一输入。可控振荡器可以是任何一种合适的振荡器，比如电压控制、电流控制或者数字控制振荡器。在本实例中，可控振荡器是数字可控振荡器。
频率估算器130是一个独立的电路，它的输出提供给PLL的环路滤波器的积分器125。
乘法器180的输出连接积分器125。环路中的积分器125可以是抽样积分器、求和器或累加器。积分器125的输出连接加法器140的第二输入。
从可控振荡器160的输出经由比例单元299到相位检测器100的第二输入形成一个反馈环路。
频率估算器130与积分器125之差由比较器119监视，并且当积分器125已经达到频率估算器130的值时，向控制电路114发信号。
相位检测器100输出上的寄存器112可以包含当PLL不需要零相位偏移时将被维持的相位偏移。
另一个比较器118监视相位检测器100的相位输出减去寄存器112中的相位偏移。
锁定检测器117还监视相位检测器100的相位输出减去相位偏移，以确定PLL是否锁定。
一般来说，电路操作如下。该过程被图示在图5的流程图中。
锁定检测器的失锁检测启动根据本发明教导的PLL的快速锁定的方法500。
首先在步骤505中，频率估算必需是可用的。PLL持续循环该步骤，直至估算可用。如下所述，估算由外部电路130提供。当频率估算可用时，积分器125在步骤510中向频率线性斜升。
该应用在步骤515中确定是否需要零相位偏移。用户向设备提供该设置。如果不需要零相位偏移，则在步骤520中补偿相位，如下文的详细说明。如果需要零相位偏移，则在步骤125中冻结积分器125并牵引相位。如果相位被牵引，则应用必需在步骤530中确定相位偏移是否小于预定阈值，并且在步骤535中确定牵引时间是否未超过例如1秒钟的时间。这些数值依赖于PLL特征，比如环路滤波器带宽和输入时钟的可容忍的漂移/抖动。
一旦通过牵引或者补偿调整相位时，就在步骤540中放宽带宽和阻尼，以允许PLL稳定。如果在某个时间长度后，PLL在步骤545中还未被稳定，则在步骤550中确定积分器是否仍然处于估算频率上。如果是，继续衰减步骤。然而，如果不是，则重新开始该方法。在步骤555中，一旦PLL已经稳定，则恢复正常操作，直至该方法再次启动。
频率估算频率估算是使用独立电路130确定的。该独立电路可以是已经设置在系统中的输入信号监视电路。这种形式简单的系统如图2所示，其中本地时钟周期计数器300在预定数量的参考时钟310周期期间，对本地时钟周期的数量进行计数。通常，预定数量的参考时钟周期将约等于10秒。频率估算电路的另一更好的选择是第二II型PLL，它向图4的PLL提供附加频率输出400。这种系统被显示在图3中。
在用于电信应用的PLL装置中，通常监视PLL输入参考时钟，以建立时钟质量。质量标准之一是来自标称频率的频率偏移。大多数通信标准指定了网络中允许的最大频率偏移。如果PLL输入参考时钟具有比可容忍的更大的偏移，则PLL不能把该时钟用作输入参考。所以，在PLL可以把时钟用作输入参考时钟之前，频率偏移必需是已知的并且在可应用的标准的限度之内。这种知识可以用来使PLL更快的调整参考输入时钟的频率。
存在有能够确定所选输入参考时钟的频率偏移或者精确频率的各种方法。最简单方法是使用频率已知的在本地时钟上运行的计数器。该计数器测量规定数量的参考时钟周期的间隔内的本地时钟周期的数量。依据该数量，可以高精度地计算本地振荡器时钟与参考之间的频率偏移。
某些典型标准定义测量间隔至少为10秒。如果本地振荡器时钟为例如20MHz，则理论上将提供以下精度
120MHz10s=50ns10s=5.10-9]]>此外，确定PLL的频率偏移的更好的方法可以包括某些相位噪声滤波，以增加已测量频率偏移的精度。例如，具有比主PLL宽的带宽的附加捕获PLL可以用来快速调整到输入参考时钟上。当捕获PLL被调整10秒钟后，捕获PLL的积分器将包含频率偏移值。捕获PLL过滤掉某些相位噪声，并由此可以实现更好的精度。这完全依赖于捕获PLL的带宽和阻尼。如果捕获PLL具有与主PLL相同的带宽和阻尼，则频率测量将具有与主PLL相同的精度，因此主PLL可以跳过该锁定方法中的衰减阶段。然而，当在切换前可以有足够时间监视新参考时，该配置对于参考切换是值得做的。
积分器斜升一旦输入参考的频率偏移已知，则环路滤波器中的积分器125斜升到该频率偏移。积分器斜升到新频率偏移的速率是恒定的，并且被设置为仍然与应用的需求兼容的最大速率。例如，Telcordia GR-1244-CORE标准指定用于Stratum2，3和3E时钟的2.9ppm/s的最大分频变化。积分器根据来自频率估算器的积分器起点和终点频率偏移，对恒定的正或负值进行积分。在积分器斜升的终点，积分器处于与测量的频率估算相同的频率偏移。在积分器斜升期间，相位检测器被停用，并且可控振荡器仅仅被积分器值控制。
进行线性斜升的主要优点是，在PLL的输出频率中将没有明显超调。频率超调通过频率估算的精度确定。由于输入参考时钟的漂移和抖动，频率估算的精度可以降低。
另一个优点是，积分器以及其输出频率变化的速率可以顺从应用而容易和精确地调节。例如，Telcordia GR-1244-CORE在用于Stratum2，3E或3时钟的2.9ppm/s的牵引期间，指定了最大频率变化。
相位补偿或者相位牵引在积分器斜升之后，PLL的输出频率与输入参考时钟的频率(几乎)相同。然而，将很可能存在输入参考时钟与PLL输出时钟之间的相位偏移。在某些应用中，不必进行PLL的输出时钟和输入参考时钟的边缘对边缘的对准，并且优选的最小化输出时钟的相位运动。在这种情况下，执行相位补偿，并且在PLL环路中补偿相位偏移。这还降低了锁定时间，因为可以减慢相位牵引，这归因于可应用网络标准强加的最大相位倾斜限制或者PLL的低带宽。
图4显示了如何在优选实施例中进行相位补偿。首先，重置相位检测器100，然后测量输入参考时钟与PLL的反馈时钟之间的最短相位偏移。该值被存储在寄存器112中，并且用来自相位检测器的相位值减去该值。
在需要进行PLL的输出时钟与输入参考时钟之间的边缘对边缘对准，并且需要输入参考时钟的应用中，相位补偿阶段被省略。取而代之的是，牵引频率斜升后剩余的相位偏移。如果相位偏移明显，则积分器还将看到它将对其积分的来自相位检测器的大相位值，从而扰动用频率斜升实现的频率偏移。为了避免此现象，在相位牵引期间停用积分器，并且当完成相位牵引时，再次启用积分器。可以通过监视来自相位检测器的相位值，容易地检测相位牵引的完成。如果绝对相位值降到某个阈值以下，则完成相位牵引。阈值是必需的，因为由于输入参考的相位噪声，相位值可能跳过零值。为了避免积分器由于频率漂移而保持停用，以及由此使绝对相位值不能降到阈值之下，而设置一个超时计时器，以便在某个时间之后重新启用积分器，而不考虑来自相位检测器的绝对相位值。在相位牵引期间，通过依赖于应用的PLL的带宽或者相位倾斜限制器，可以限制相位对准速度。
衰减由于频率估算和相位牵引的有限精度，PLL很可能需要调整和牵引剩余的频率和限位偏移。可以放宽PLL的带宽和/或阻尼，以加速剩余牵引和缩短调整时间。由于在积分器斜升和相位校正后，剩余频率和相位偏移相当小，因此放宽PLL带宽和/或阻尼的需求被最小化，从而减小了PLL的输出时钟的下降。需要说明的是，将在衰减阶段期间使用的放宽的带宽和阻尼设置仍然太过于限制性，以致不使用积分器斜升就不能用于锁定。
如果衰减阶段期间的带宽被选择为大大地宽于应用所需的最终带宽，则到达最终带宽的带宽的多个更小步长的减少将避免PLL的输出时钟经历较大的相位瞬变。当带宽改变到更小值，而PLL还没有完全调整或者在参考输入时钟上出现相位噪声的时候，比例项将以相同的因子而突然降低。该变化需要通过积分器值补偿，以便比例值和积分器值之和保持相同。然而，这使积分器花费某些时间进行捕捉，同时输出相位将移开。如果以小步长降低带宽，并同时使PLL很小的斜升，则积分器的捕捉相对较快，并且输出相位运动保持有限量。一旦以当前带宽调整PLL，则可以用小步长再次降低带宽，直至达到最终带宽。此时，阻尼还必须调整到应用所需的值上。
从图6中可以看到，较之现有的PLL的图7的响应，超调被最小化。显然，根据本发明教导的PLL调整更快。例如，使用这里所公开的方法的SONETMinimum Clocks(SMC)顺从PLL可以在45秒内锁定到40ppm频率偏移，而在相同条件下，现有PLL则在95秒钟锁定。
在不背离所附权利要求定义的本发明的精神和范围的条件下，可以对本发明做出许多修改。
权利要求
1.一种在检测到失锁后锁定锁相环(PLL)的方法，其特征在于，包括使用与PLL分离的电路估算新频率偏移；积分器斜升到新频率偏移上；根据新频率偏移调整PLL的相位；以及衰减PLL，以调整到频率跃变。
2.根据权利要求1所述的方法，其特征在于，估算步骤包括，使用向PLL输出新频率偏移的独立的PLL系统。
3.根据权利要求1所述的方法，其特征在于，估算步骤包括，在预定数量的参考时钟周期期间，使用本地时钟周期计数器对本地时钟周期的数量计数。
4.根据权利要求1所述的方法，其特征在于，调整步骤包括，如果不需要零相位偏移，则执行相位补偿，或者如果需要零相位，则执行相位牵引。
5.根据权利要求4所述的方法，其特征在于，执行相位补偿的步骤包括重置PLL的相位检测器；测量参考时钟的输入与PLL反馈时钟之间的最短相位偏移的值；把所述值存储在寄存器中；以及从来自相位检测器的相位值中减去所述值。
6.根据权利要求4所述的方法，其特征在于，执行相位牵引的步骤包括，停用积分器，以使该积分器不查看来自PLL的相位检测器的相位值。
7.根据权利要求1所述的方法，其特征在于，衰减步骤包括放宽PLL的带宽和/或阻尼。
8.一种在检测到失锁后锁定锁相环(PLL)的方法，其特征在于，包括使用与PLL分离的电路估算新频率偏移；积分器斜升到新频率偏移上；如果不需要零相位偏移，则通过执行相位补偿，基于新频率偏移调整PLL的相位，如果需要零相位，则通过执行相位牵引，基于新频率偏移调整PLL的相位；以及通过放宽PLL的带宽和/或阻尼，衰减PLL，以调整到频率跃变。
9.根据权利要求8所述的方法，其特征在于，估算步骤包括，使用向PLL输出新频率偏移的独立的PLL系统。
10.根据权利要求8所述的方法，其特征在于，估算步骤包括，在预定数量的参考时钟周期期间，使用本地时钟计数器对本地时钟周期的数量计数。
11.根据权利要求8所述的方法，其特征在于，执行相位补偿的步骤包括重置PLL的相位检测器；测量参考时钟的输入与PLL反馈时钟之间的最短相位偏移的值；把所述值存储在寄存器中；以及从来自相位检测器的相位值中减去所述值。
12.根据权利要求8所述的方法，其特征在于，执行相位牵引的步骤包括，停用积分器，以使该积分器不查看来自PLL的相位检测器的相位值。
13.一种在检测到失锁后能够快速锁定的锁相环(PLL)，其特征在于，包括检测PLL失锁的锁定检测器；在失锁后从使用与PLL分离的电路接收估算的新频率偏移的输入端；斜升到新频率偏移上的积分器；以及相位调整器，如果不需要零相位偏移，则该相位调整器通过执行相位补偿，基于新频率偏移调整PLL的相位，如果需要零相位，则该相位调整器通过执行相位牵引，基于新频率偏移调整PLL的相位，并且通过放宽PLL的带宽和/或阻尼，衰减PLL，以调整到频率跃变。
14.根据权利要求13所述的PLL，其特征在于，频率估算器包括，向PLL输出新频率偏移的独立的PLL系统。
15.根据权利要求13所述的PLL，其特征在于，频率估算器包括，在预定数量的参考时钟周期期间，对本地时钟周期的数量计数的本地时钟周期计数器。
16.根据权利要求13所述的PLL，其特征在于，在重置PLL的相位检测器之后，通过使用寄存器存储代表参考时钟的输入与PLL反馈时钟之间的最短相位偏移的值并从来自相位检测器的相位值中减去所述值，来执行相位补偿。
全文摘要
本发明是一种在频率跃变后，快速锁定II型锁相环(PLL)而又不大量降级输出信号的方法。这里所公开的在调整期间降低调整时间和改善输出时钟质量的方法包括以下步骤用PLL环路之外的独立电路估算新频率偏移，以精确测量输入信号的频率。把积分器斜升到新频率偏移上。进行相位补偿或相位牵引。当需要边缘对边缘对准时，补偿剩余的相位偏移。反之，牵引剩余相位偏移，同时停用PLL环路滤波器中的积分器。减小带宽和/或降低阻尼，以允许PLL调整。把PLL切换到应用所需的最终带宽和阻尼上。
文档编号H03L7/093GK1913357SQ200610103689
公开日2007年2月14日 申请日期2006年7月28日 优先权日2005年7月28日
发明者缅诺·杰尔德·斯皮耶克, 贾森·罗伯特·罗辛斯基, 罗伯特斯·劳伦丘斯·范德·瓦尔克 申请人:卓联半导体有限公司