专利名称：采样开关电路的制作方法
技术领域：
本发明涉及一种采样开关电路，特别是涉及一种高线性度的采样开关电路。
背景技术：
随着DSP(Digital Signal Processing，数字信号处理)技术和DSP处理器的发展，越来越多的模拟信号需要转化成数字信号进行处理，这就使得对模拟信号和数字信号的接口 -ADc(Anal0g-t0-Digital Converter，模数转换器)提出了更高的要求。 SHA(Sample and Hold Amplifiers，采样保持电路)作为模数转换器中至关重要的单元， 其性能的优劣直接决定整个系统的性能。随着采样时钟频率的提高，传统的M0S(Metal Oxide Semiconductor，金属氧化物半导体)采样开关受限于非理想效应，诸如导通电阻的非线性，电荷注入，时钟馈通等，其线性度不断下降，严重制约了采用保持电路的动态范围； 同时，由于电源电压的下降，应用时钟电压提升技术将遇到一定困难，并会带来器件可靠性的下降，因此传统的MOS采样开关结构已无法满足高速度、高精度模数转换器对采样信号动态性能的要求。针对传统开关的这种非线性失真特性，国内外研究人员提出了多种解决方案，以下图1及图2示出了常见的两种方法。图1为现有技术中传输门开关的电路示意图，如图1 所示，传输门开关包括反相器CMP1、PM0S管Pl以及NMOS管Ni，当时钟信号CLK为“1”时， NMOS管附之栅极为高电平(“1”)，时钟信号CLK经反相器CMPl反相后接至PMOS管Pl的栅极，则Pl栅极为低电平(“0”)，从而Pl和m均导通，模拟信号从输入电压input被送至采样保持电容Cs，当输入电压input电压较低时，Nl导通电阻较大而Pl导通电阻较小， 当输入电压input电压较高时，Pl导通电阻较大而m导通电阻较小，由于m与Pl并联， 当input电压较高或较低时，总电阻比较小，而当输入电压input在两者之间时，m和P1电阻都比较大，其并联总电阻较大，从而整个电压量程内形成一个梯形形式的曲线(请参照图5)，即两端电阻低而中间电压概率出现大时的电阻为一高平顶，电阻波动大直接影响采样保持电容Cs的充放电，其精度无法做到一致。图2为现有技术中一种升压开关的电路示意图。如图2所示，当时钟信号CLK为 “0”时，开关Sl和S4接通，升压电容Cb被充电至VDD-Vs,当时钟信号CLK为“1”时，开关 Sl和S4断开，S2和S3接通，升压电容Cb上的电压被接至NMOS管m的栅极，其栅极电压 Vg = VDD-Vs, Nl在栅极电压Vg的控制下导通，输入电压input向采样保持电容Cs充电， 在时钟信号CLK为“0”时，Nl截止，输入电压input被保持在采样保持电容Cs上，并被后续电路所获取，然而，当所采样的模拟信号Vs较高时，栅极电压Vg = VDD-Vs较小，从而使 NMOS管m的导通电阻变大，因此这种升压开关的导通电阻会随输入电压input的增加而略微增加，进而影响采样保持电容Cs的充放电，无法做到高精度。综上所述，可知先前技术的采样开关电路存在导通电阻易波动影响采样保持电容充放电导致精度不佳的问题，因此，实有必要提出改进的技术手段，来解决此一问题。
发明内容
为克服上述现有技术采样开关电路存在导通电阻易波动影响采样保持电容充放电导致精度不佳的问题，本发明的主要目的在于提供一种在全量程电压范围内导通电阻变化很小的采样开关电路，提高了整个采样开关的线性度，可以满足高速、高精度采样保持电路的需要。。为达上述及其它目的，本发明一种采样开关电路，至少包括升压开关电路，包含第一开关、第二开关、第三开关、第四开关、升压电容、一反相器以及一 NMOS晶体管，其中该第一开关与该第二开关相互串联接于电源电压与该NMOS晶体管之栅极之间，该第二开关与该第四开关串联接于输入电压与地之间，并接至该NMOS晶体管之漏极，该升压电容接于该第一开关与第二开关的中间节点与该第三开关和该第四开关的中间节点之间，该反相器的输入端接时钟信号，并控制该第二开关与该第四开关，该反相器的输出端控制该第一开关与该第三开关，该NMOS晶体管的源极接至一采样保持电；以及高电压补偿开关，并联于该NMOS晶体管的源漏端，以于该NMOS晶体管之导通电阻随采样模拟信号电压增加而增大时，该高电压补偿开关的导通电阻减小。进一步地，该高电压补偿开关为一 PMOS晶体管，该PMOS晶体管之源极与该NMOS 晶体管漏极相接，其漏极接该NMOS晶体管的源极，栅极接该时钟信号的反相信号。与现有技术相比，本发明一种采样开关电路通过对升压开关并联一高电压补偿开关，以使该高电压补偿开关的导通电阻随采样模拟信号电压的增加而减小，以使本发明采样开关电路的总导通电阻变化较小，提高了采样开关的线性度，以满足高速、高精度的采样保持电路的需要。
图1为现有技术中传输门开关的电路示意图；图2为现有技术中一种升压开关的电路示意图；图3为本发明一种采样开关电路较佳实施例的详细电路图；图4为本发明较佳实施例中Pl与m的导通电阻随电压变化的示意图；图5为本发明与现有技术的电阻随电压变化比较的示意图。
具体实施例方式以下通过特定的具体实例并结合
本发明的实施方式，本领域技术人员可由本说明书所揭示的内容轻易地了解本发明的其它优点与功效。本发明亦可通过其它不同的具体实例加以施行或应用，本说明书中的各项细节亦可基于不同观点与应用，在不背离本发明的精神下进行各种修饰与变更。图3为本发明一种采样开关电路较佳实施例的详细电路图。于本发明较佳实施例中，该采样开关电路主要用于模数转换器中，其至少包括升压开关电路301以及高电压补偿开关302。升压开关电路301包含第一开关Si、第二开关S2、第三开关S3、第四开关S4、升压电容Cb、反相器CMPl以及一 NMOS晶体管Ni，其中第一开关Sl与第二开关S2相互串联接于电源电压VDD与NMOS晶体管m之栅极之间，第二开关S3与第四开关S4串联接于输入电压input与地之间，并接至NMOS晶体管m之漏极，升压电容Cb —端接于第一开关Sl与第二开关S2之中间节点，另一端接于第三开关S3与第四开关S4之中间节点，反相器CMPl 的输入端接时钟信号CLK，并控制第二开关S2与第四开关S4,反相器CMPl的输出端控制第一开关Sl与第三开关S3，NM0S晶体管m的源极接至采样保持电容Cs，由采样保持电容Cs 接后续电路。高电压补偿开关302并联于NMOS晶体管的漏源之间，用于补偿高压时导通电阻变大的问题。由于NMOS晶体管m的导通电阻会随采样的模拟信号Vs的电压升高而升高，并联于NMOS晶体管漏源之间的高电压补偿开关302的目的则是使其自身的导通电阻随Vs的升高而减小，由于其与NMOS晶体管m并联，通过补偿则可以使采样开关总的导通电阻变化很小，从而改善由于导通电阻波动而导致采样开关线性度不高的问题。在本发明较佳实施例中，高电压补偿开关302为一 PMOS晶体管P1，其漏极与NMOS晶体管源极相连，源极接于 NMOS晶体管之漏极，栅极接时钟信号CLK的反相信号CLKB。以下降配合图4进一步说明本发明之工作原理当时钟信号CLK为“0”时，其反相信号CLKB为“1”，此时，第一开关Sl与第三开关S3导通，第二开关S2与第四开关S4断开，电源电压VDD给升压电容Cb充电，NMOS晶体管m与PMOS晶体管Pl均截止；当时钟信号CLK为“1”时，其反相信号CLKB为“0”，此时，第一开关Sl与第三开关S3断开，第二开关 S2与第四开关S4导通，NMOS晶体管m栅极为高电平而PMOS晶体管Pl栅极为低电平，从而NMOS晶体管附与PMOS晶体管Pl均导通，已知NMOS晶体管附的导通电阻随所采样的模拟信号Vs的升高而升高，而PMOS晶体管Pl的导通电阻随所采样的模拟信号Vs升高而减小(图中Vthp为PMOS晶体管Pl的阈值电压)，从而改善NMOS晶体管m导通电阻随Vs 升高而增加的缺点，提高采样开关的线性度。图5为本发明与现有技术的电阻随电压变化比较的示意图。其中Cl表示传输门开关导通电阻随采样的模拟信号电压变化情况，C2表示升压开关导通电足随采样的模拟信号电压变化情况，C3为本发明导通电阻随采样的模拟信号电压变化情况，横坐标为电压值，纵坐标为电阻值，可见，对于现有技术的传输门开关，其导通电阻变化很大，大约为 52 Ω-106 Ω，对于现有技术的升压开关，其导通电阻的变化范围大约为52 Ω -64 Ω，而本发明之采样开关导通电阻的变化范围仅为52 Ω-56 Ω，确实提高了精度。可见，本发明一种采样开关电路通过对升压开关并联一高电压补偿开关，以使该高电压补偿开关的导通电阻随采样模拟信号电压的增加而减小，以使本发明采样开关电路的总导通电阻变化较小，提高了采样开关的线性度，以满足高速、高精度的采样保持电路的需要。上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何本领域技术人员均可在不违背本发明的精神及范畴下，对上述实施例进行修饰与改变。因此， 本发明的权利保护范围，应如权利要求书所列。
权利要求
1.一种采样开关电路，至少包括升压开关电路，包含第一开关、第二开关、第三开关、第四开关、升压电容、一反相器以及一 NMOS晶体管，其中该第一开关与该第二开关相互串联接于电源电压与该NMOS晶体管之栅极之间，该第二开关与该第四开关串联接于输入电压与地之间，并接至该NMOS晶体管之漏极，该升压电容接于该第一开关与第二开关的中间节点与该第三开关和该第四开关的中间节点之间，该反相器的输入端接时钟信号，并控制该第二开关与该第四开关，该反相器的输出端控制该第一开关与该第三开关，该NMOS晶体管的源极接至一采样保持电；以及高电压补偿开关，并联于该NMOS晶体管的源漏端，以于该NMOS晶体管之导通电阻随采样模拟信号电压增加而增大时，该高电压补偿开关的导通电阻减小。
2.如权利要求1所述的采样开关电路，其特征在于该高电压补偿开关为一PMOS晶体管，该PMOS晶体管之源极与该NMOS晶体管漏极相接，其漏极接该NMOS晶体管的源极，栅极接该时钟信号的反相信号。
全文摘要
本发明公开一种采样开关电路，包括一升压开关电路与一高电压补偿开关，其通过将该升压开关与该高电压补偿开关并联，使得该升压开关的导通电阻随采样模拟信号电压的增加而增加，而使该高电压补偿开关的导通电阻随采样模拟信号电压的增加而减小，最终使本发明采样开关电路的总导通电阻变化较小，通过本发明，提高了采样开关的线性度，可以满足高速、高精度的采样保持电路的需要。
文档编号H03K17/687GK102270981SQ20111017647
公开日2011年12月7日 申请日期2011年6月28日 优先权日2011年6月28日
发明者张志军 申请人:上海宏力半导体制造有限公司