专利名称：防止延迟锁相环错误锁定的系统的制作方法
技术领域：
本实用新型属延迟锁相环领域，尤其涉及一种防止延迟锁相环错误锁定的系统。
背景技术：
延迟锁相环是一种通过延时线产生输入时钟的延时输出系统。参见图1，延迟锁相环的具体的基本工作原理如下步骤1 延迟锁相环的输出时钟经过时钟分布网络后产生反馈时钟，反馈时钟重新输入延迟锁相环，步骤2 延迟锁相环的鉴相器对输入时钟和反馈时钟进行抽样、比较，并将比较结果输出给控制逻辑电路，步骤3 控制逻辑电路根据比较结果调整可变延时线的延时，实现反馈时钟与输入时钟为零传输延迟，使分布于整个系统的时钟引脚间的偏差最小。其中步骤3中的零传输延迟是指前面的时钟信号即步骤1中延迟锁相环的输出时钟，经过若干延时后，依然能够与后面的时钟信号相同步。由于现代高频时钟系统时钟在传递过程中很难避免干扰，因此，系统的输入时钟往往会有很大的抖动，即输入时钟相位是在一个平衡值附近抖动，而延迟锁相环的反馈时钟是输入时钟的一个延时输出，反馈时钟会继承输入时钟的抖动，由此更加剧了系统的不稳定，因此需要对延迟锁相环的进行锁定。参见图2，传统延迟锁相环的主要锁定流程如下1)延时持续增加阶段延迟锁相环经过重置后，控制逻辑电路强制可变延时线持续增加，鉴相器通过输入时钟的上升沿对反馈时钟进行采样，再根据采样输出信号的变化来判断是否锁定由于可变延时线的长度在持续增加，所以反馈时钟与输入时钟的相位差持续增加。当采样输出信号发生从1到0的变化时，判定遇到反馈时钟上升沿，即认为进入锁定状态，然后进入微调阶段；2)微调阶段控制逻辑电路直接根据鉴相器的采样输出信号调节可变延时线的长度当采样输出信号为1时增加可变延时线的长度，当采样输出信号为0时减少可变延时线的长度，从而保持输入时钟与反馈时钟的相位差为0。然而，参见图3，当采用上述延迟锁相环的锁定流程时，当反馈时钟的下降沿被采样时，若采样输出信号为1，在输入时钟或者反馈时钟有抖动时，采样输出信号变为0，则控制逻辑电路会错误的发出锁定信号，会导致延迟锁相环错误锁定在下降沿(如图3中的圆圈处)。
实用新型内容为了解决背景技术中存在的技术问题，本实用新型提供了一种防止延迟锁相环错误锁定的系统，其可有效防止在输入时钟发生抖动时出现的延迟锁相环错锁现象。本实用新型的技术解决方案是本实用新型为一种防止延迟锁相环错误锁定的系统，其特殊之处在于该系统包括输入时钟分频电路、反馈时钟分频电路和控制逻辑电路， 输入时钟分频电路和反馈时钟分频电路分别接入控制逻辑电路。上述控制逻辑电路包括I鉴相器、II鉴相器、延时单元、触发器、锁定判断电路和多路选择器，输入时钟分频电路接入I鉴相器，反馈时钟分频电路接入II鉴相器，I鉴相器和II鉴相器分别接入锁定判断电路，输入时钟分频电路接入触发器，所述反馈时钟分频电路通过延时单元接入触发器，I鉴相器、II鉴相器和触发器分别接入多路选择器。上述延时单元采用与非门延时单元。上述输入时钟分频电路和反馈时钟分频电路均采用触发器。本实用新型的优点如下本实用新型将输入时钟和反馈时钟进行分频处理，从而消除下降沿信息，因此本实用新型可以有效防止在输入时钟发生抖动时出现的延迟锁相环错锁现象，同时本实用新型与现有相关技术兼容性好，锁定过程简单，控制逻辑简单，并且可以加速锁定过程。
[0023]图1是延迟锁相环的原理图；[0024]图2是传统延迟锁相环的锁定过程图；[0025]图3是反馈时钟有抖动时传统延迟锁相环的错锁过程图[0026]图4是本实用新型的结构示意图；[0027]图5是本实用新型锁定过程--过程图；[0028]图6是本实用新型锁定过程二二过程图；[0029]图7是本实用新型锁定过程--增减信号选择示意图；[0030]图8是本实用新型锁定过程二二增减信号选择示意图；[0031]图9是本实用新型的控制逻辑电路的结构示意图。
具体实施方式
参见图4，本实用新型的延迟锁相环错误锁定的系统包括输入时钟分频电路、反馈时钟分频电路和控制逻辑电路，述输入时钟分频电路和反馈时钟分频电路分别接入控制逻辑电路，输入时钟分频电路和反馈时钟分频电路的电路结构相同，可采用现有的各种分频电路结构，如触发器的等。参见图5、6、7、8、9，本实用新型的控制逻辑电路包括I鉴相器、II鉴相器、延时单元、触发器、锁定判断电路和多路选择器，输入时钟分频电路接入I鉴相器，反馈时钟分频电路接入II鉴相器，I鉴相器和II鉴相器分别接入锁定判断电路，输入时钟分频电路接入触发器，反馈时钟分频电路通过延时单元接入触发器，I鉴相器、II鉴相器和触发器分别接入多路选择器，本实用新型为提高于现有相关技术的兼容性，I鉴相器、II鉴相器、触发器、锁定判断电路和多路选择器均可采用现有技术的控制逻辑电路中的结构，只是在反馈时钟分频电路和触发器之间增加了延时单元，而延时单元可采用现有的各种延时电路，如与非门延时单元等。本实用新型的系统工作原理是输入时钟经输入时钟分频电路分频后，所得到的分频输入时钟分别输入控制逻辑电路的I鉴相器和II鉴相器；反馈时钟经反馈时钟分频电路进行差分分频后，得到两路差分反馈时钟，一路差分反馈时钟为分频反馈时钟反，输入控制逻辑电路的I鉴相器，另一路为分频反馈时钟，输入控制逻辑电路的II鉴相器；I鉴相器和II鉴相器对分频输入时钟、分频反馈时钟反和分频反馈时钟进行采样、比较，当I鉴相器和II鉴相器的输出发生从1到0或从0到1的翻转时，锁定判断电路发出锁定信号。微调时，将分频反馈时钟通过延时单元进行延时，作为触发器的时钟输入，利用分频输入时钟作为触发器的数据输入，使此延时的分频反馈时钟对分频输入时钟锁存，根据触发器的结果进行选择，如果锁存结果为1，则由多路选择器选择用I鉴相器的输出控制延时链(即背景技术所述“可变延时线”)的增减，如果锁存结果为0，则由多路选择器选择用 II鉴相器的输出控制延时链的增减，进行微调操作，保证正确锁定。
权利要求1.一种防止延迟锁相环错误锁定的系统其特征在于该系统包括输入时钟分频电路、反馈时钟分频电路和控制逻辑电路，所述输入时钟分频电路和反馈时钟分频电路分别接入控制逻辑电路。
2.根据权利要求1所述的防止延迟锁相环错误锁定的系统其特征在于所述控制逻辑电路包括I鉴相器、II鉴相器、延时单元、触发器、锁定判断电路和多路选择器，所述输入时钟分频电路接入I鉴相器，所述反馈时钟分频电路接入II鉴相器，所述I鉴相器和II鉴相器分别接入锁定判断电路，所述输入时钟分频电路接入触发器，所述反馈时钟分频电路通过延时单元接入触发器，所述I鉴相器、II鉴相器和触发器分别接入多路选择器。
3.根据权利要求2所述的防止延迟锁相环错误锁定的系统其特征在于所述延时单元采用与非门延时单元。
4.根据权利要求1或2或3所述的防止延迟锁相环错误锁定的系统其特征在于所述输入时钟分频电路和反馈时钟分频电路均采用触发器。
专利摘要本实用新型提供了一种防止延迟锁相环错误锁定的系统，其可有效防止在输入时钟发生抖动时出现的延迟锁相环错锁现象。该防止延迟锁相环错误锁定的系统，包括输入时钟分频电路、反馈时钟分频电路和控制逻辑电路，输入时钟分频电路和反馈时钟分频电路分别接入控制逻辑电路。本实用新型将输入时钟和反馈时钟进行分频处理，从而消除下降沿信息，因此本实用新型可以有效防止在输入时钟发生抖动时出现的延迟锁相环错锁现象，同时本实用新型与现有相关技术兼容性好，锁定过程简单，控制逻辑简单，并且可以加速锁定过程。
文档编号H03L7/08GK201976085SQ20112008939
公开日2011年9月14日 申请日期2011年3月31日 优先权日2011年3月31日
发明者亚历山大, 刘天志 申请人:西安华芯半导体有限公司