专利名称：一种降低相位噪声引入的时钟放大电路的制作方法
技术领域：
本实用新型涉及一种时钟放大电路，尤其涉及一种高速时钟放大电路，属于半导体集成电路技术领域。
背景技术：
近几十年来，由于微电子技术的迅猛发展，现代电子系统也向着高性能、高集成度的方向不断前进。随着4G时代的逼近，更高速的宽带数字通信业务即将展开。这对系统中的射频(RF)收发模块、数据转换模块(ADC/DAC)以及数字处理器(DSP)都提出了更高的要求。电路工作速度的提高，使得其性能对时钟信号的相位噪声/抖动更为敏感。以DAC为例，在合成信号的过程中，时钟信号的相位噪声会直接影响输出信号的噪声特性。而且，信号的噪声性能会随着输出信号频率升高而恶化。因此，在利用高速DAC合成高带宽信号时，时钟信号的质量往往成为提高DAC性能的瓶颈。在传统的模拟时钟放大器设计中，将电路等效为小信号模型。电路的噪声特性可以通过计算来获得。但是，当小幅度的正弦波信号经过时钟放大器后，信号发生严重畸变，最后变成满幅度的方波信号。此时的放大器不能用小信号模型来等效。时钟信号发生畸变的同时，电路上的噪声不可避免地存在着频率搬移。时钟信号的畸变会将低频处的1/f噪声搬移到时钟信号频率附近，使输出的时钟信号上下不对称，增加了低频噪声的一次上混频作用，使得时钟频率附近的相位噪声增加，因而，传统的时钟放大器设计方法将会恶化时钟信号的1/f噪声性能。
实用新型内容本实用新型所要解决的技术问题是提供一种降低相位噪声引入的时钟放大电路，可以避免时钟信号的上下非对称性，减小低频噪声的一次上混频作用，从而降低了相位噪声的引入。为解决上述技术问题，本实用新型提供一种降低相位噪声引入的时钟放大电路，其特征是，包含偏置产生电路、偏置电路、PMOS管和NMOS管，所述偏置产生电路包含一个控制信号输入端和两个控制电压输出端，所述两个控制电压输出端分别与两个所述偏置电阻的一端连接，两个所述偏置电阻的另一端分别连接至所述PMOS管和NMOS管的栅极，所述PMOS管和NMOS管的漏极相连作为时钟信号输出端，所述偏置产生电路的两个控制电压输出端输出的两路控制电压经所述两个偏置电阻作用至所述PMOS管和NMOS管的栅极上，使所述PMOS管和NMOS管的跨导值大小相等。所述偏置产生电路根据所述控制信号输入端输入的控制信号频率大小输出所述两路控制电压。所述PMOS管的源极接工作电压,所述NMOS管的源极接地。所述PMOS管和NMOS管的栅极经一耦合电容连接。所述偏置产生电路包含两个用于产生所述控制电压的恒跨导偏置电路。[0011]其中一个所述恒跨导偏置电路包含第一 NMOS管、第二 NMOS管、第一 PMOS管、第
二PMOS管、第一开关电容和由所述控制信号控制切换的第一控制开关；所述第一控制开关一端经第一开关电容连接至工作电压，所述第一控制开关另一端可在工作电压和所述第一PMOS管的源极端间切换，所述第一 PMOS管的基极、所述第二 PMOS管的基极和漏极、所述第
二NMOS管的漏极共连并连接至两个所述控制电压输出端中的其中一端；所述第二 PMOS管的源极接工作电压；所述第一 NMOS管的基极与漏极共连，并分别连接到所述第一 PMOS管的漏极和所述第二 NMOS管的基极，所述第二 NMOS管的源极接地。所述恒跨导偏置电路中还包含第一退偶电容，所述第一退偶电容连接在所述第一控制开关与两个所述控制电压输出端中的其中一端。其中另一个所述恒跨导偏置电路包含第三NMOS管、第四NMOS管、第三PMOS管、第四PMOS管、第二开关电容和由所述控制信号控制切换的第二控制开关；所述第二控制开关 一端经第二开关电容接地，所述第二控制开关另一端可在地和所述第三NMOS管的源极端间切换，所述第三NMOS管的基极、所述第四NMOS管的基极和漏极、所述第四PMOS管的漏极共连并连接至两个所述控制电压输出端中的其中另一端；所述第四NMOS管的源极接地；所述第三PMOS管的基极与漏极共连，并分别连接到所述第三NMOS管的漏极和所述第四PMOS管的基极，所述第四PMOS管的源极接工作电压。所述另一个恒跨导偏置电路中还包含第二退偶电容，所述第二退偶电容连接在所述第二控制开关与所述控制电压输出端中的其中另一端。本实用新型所达到的有益效果本实用新型的降低相位噪声引入的时钟放大电路，由偏置产生电路根据控制信号CLK的频率大小输出两路控制电压分别控制时钟放大电路中的PMOS管、NMOS管的跨导值，使它们的跨导值在数值上相等，并且不随温度、工艺、电源电压的变化而变化。从而，避免了输出的时钟信号的上下非对称性，减小了低频噪声的一次上混频作用，从而降低了相位噪声的引入。
图I是本实用新型的时钟放大电路的电路图；图2是时钟放大电路的输出信号图；图3是图2中不同输出信号对应的相位噪声图；图4是图I中的偏置产生电路电路图；图5是图I中的偏置产生电路另一实施例电路图；图6是图I中的偏置产生电路又一实施例电路图。
具体实施方式
以下结合附图对本实用新型作进一步描述。以下实施例仅用于更加清楚地说明本实用新型的技术方案，而不能以此来限制本实用新型的保护范围。本实用新型的电路结构如图I所示。电路模块包括偏置产生电路、PMOS管MUNMOS管M2、偏置电阻R1、R2、耦合电容C1、C2。偏置电阻R1、R2将偏置产生电路输出的控制电压VUV2作用在PMOS管Ml和NMOS管M2的栅极上。偏置产生电路输出的控制电压V1、V2分别控制PMOS管MUNMOS管M2的跨导值gml、gm2。偏置产生电路的主要作用是根据控制信号CLK的频率大小输出两路控制电压VI、V2，使PMOS管Ml、NMOS管M2的跨导值gml、gm2在数值上相等。耦合电容C1、C2的作用是隔离各节点的直流电压。输入信号Cki经过耦合 电容C2作用在NMOS管M2的栅极上，再经过电容Cl作用在PMOS管Ml的栅极上。PMOS管、NMOS管的跨导值gml、gm2不一致时，信号Cko上下不对称，增加了低频噪声的一次上混频作用，使得时钟频率附近的相位噪声增加，对于不同的跨导gml/gm2值，输出信号Cko的失真情况不同，如图2所示中点划线I、实线2所示。当PMOS管、NMOS管的跨导一致时，gml/gm2 ^ I时，信号Cko的上下部分对称性较好，如图2中的虚线3所示，从而降低了噪声的一次上混频作用，如图3中的虚线3，降低了时钟频率附近的相位噪声。因此，本实用新型中偏置产生电路的作用是，输出两个偏置电压VI、V2分别控制时钟放大电路中的PMOS管MUNMOS管M2的跨导值gml和gm2，实现gml/gm2 ^ I。跨导值gml、gm2的数值由控制信号CLK的频率决定。在PVT (Process (制程)、Voltage (电压)、Temperature (温度))发生变化的情况下,偏置产生电路仍可保证gml、gm2的比值不变。本实用新型中偏置产生电路可以根据时钟放大电路要求调节输出电压的大小，实现gml、gm2的等比例增加或减小。图2是图I中PMOS管Ml、NMOS管M2偏置在不同电压下，输出信号Cko的输出波形，其中，本实用新型电路的输出波形为图中的虚线3所示，该波形信号的特点是，时钟信号的上下部分对称性较其他曲线好，减小了低频噪声的一次上混频作用；而图2中的点划线I上半部分波形占整个时钟周期的比例较大，说明此时PMOS管Ml的跨导值gml比NMOS管M2的跨导值gm2要大；图2中的实线2上半部分波形占整个时钟周期的比例较小，说明此时PMOS管Ml的跨导值gml比NMOS管M2的跨导值gm2要小。图3是图2中不同信号波形对应的相位噪声曲线，相位噪声曲线的差异主要来源于输出信号Cko的失真情况。通过合理地调节PMOS管Ml、NMOS管M2的控制电压VI、V2,可以得到较为优化的相位曲线。其中，图3中的虚线4所示为本实用新型电路输出时钟信号的相位曲线，比其他相位曲线在偏置下相位噪声要小。本实用新型的时钟放大电路中的偏置产生电路结构如图4所示。偏置产生电路中包含两个恒跨导偏置电路，包含NMOS管M3、M4、M5、M6, PMOS管M7、M8、M9、M10,开关电容C3、C4，退偶电容C5、C6，控制开关S1、S2和控制信号CLK。该电路可以使得NMOS管M6、PMOS管M8的跨导值不依赖于温度、工艺、电源电压的变化，并可通过调整控制信号CLK的频率来调节NMOS管M4、PMOS管MlO的跨导值。开关电容C3、C4的电容值在数值上相等，同时被控制信号CLK控制。NMOS管M6、PM0S管M8的跨导可以表示为fMc3或fMc4，式中，fCLK表示控制信号CLK的频率，c3、c4表示开关电容C3、C4的电容值。退偶电容C5、C6用于对控制信号CLK的滤波，减小两个恒跨导偏置电路输出的控制电压VI、V2对时钟放大电路的干扰。图5、图6是偏置产生电路的另外两种实施方式。该方法避免了控制信号CLK对时钟放大电路的干扰，但是，图5、图6提供的实施方式并不能保证PMOS管MUNMOS管M2的跨导值gml、gm2在数值上相等。并且不能克服PVT对跨导值gml、gm2的影响。图5、图6中的电阻R1=R2，电流11=12。图5电路可以将PMOS管Ml、NMOS管M2偏置在弱反型区，提高电路的放大能力，但牺牲了电路的工作速度。而图6电路则可提高PMOS管Ml、NMOS管M2的过驱动电压，提高电路的工作速度，但同时也降低了电路的放大能力。以上所述仅是本实用新型的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本实用新型技术原理的前提下，还可以做出若干改进和变形 ，这些改进和变形也应视为本实用新型的保护范围。
权利要求1.一种降低相位噪声引入的时钟放大电路，其特征是，包含偏置产生电路、偏置电路、PMOS管和NMOS管,所述偏置产生电路包含一个控制信号输入端和两个控制电压输出端,所述两个控制电压输出端分别与两个所述偏置电阻的一端连接，两个所述偏置电阻的另一端分别连接至所述PMOS管和NMOS管的栅极，所述PMOS管和NMOS管的漏极相连作为时钟信号输出端， 所述偏置产生电路的两个控制电压输出端输出的两路控制电压经所述两个偏置电阻作用至所述PMOS管和NMOS管的栅极上，使所述PMOS管和NMOS管的跨导值大小相等。
2.根据权利要求I所述的一种降低相位噪声引入的时钟放大电路，其特征是，所述偏置产生电路根据所述控制信号输入端输入的控制信号频率大小输出所述两路控制电压。
3.根据权利要求I所述的一种降低相位噪声引入的时钟放大电路，其特征是，所述PMOS管的源极接工作电压，所述NMOS管的源极接地。
4.根据权利要求I所述的一种降低相位噪声引入的时钟放大电路，其特征是，所述PMOS管和NMOS管的栅极经一耦合电容连接。
5.根据权利要求2所述的一种降低相位噪声引入的时钟放大电路，其特征是，所述偏置产生电路包含两个用于产生所述控制电压的恒跨导偏置电路。
6.根据权利要求5所述的一种降低相位噪声引入的时钟放大电路，其特征是，其中一个所述恒跨导偏置电路包含第一 NMOS管、第二 NMOS管、第一 PMOS管、第二 PMOS管、第一开关电容和由所述控制信号控制切换的第一控制开关；所述第一控制开关一端经第一开关电容连接至工作电压，所述第一控制开关另一端可在工作电压和所述第一 PMOS管的源极端间切换，所述第一 PMOS管的基极、所述第二 PMOS管的基极和漏极、所述第二 NMOS管的漏极共连并连接至两个所述控制电压输出端中的其中一端；所述第二 PMOS管的源极接工作电压；所述第一NMOS管的基极与漏极共连，并分别连接到所述第一PMOS管的漏极和所述第二NMOS管的基极，所述第二 NMOS管的源极接地。
7.根据权利要求6所述的一种降低相位噪声引入的时钟放大电路，其特征是，所述恒跨导偏置电路中还包含第一退偶电容，所述第一退偶电容连接在所述第一控制开关与两个所述控制电压输出端中的其中一端。
8.根据权利要求5所述的一种降低相位噪声引入的时钟放大电路，其特征是，其中另一个所述恒跨导偏置电路包含第三NMOS管、第四NMOS管、第三PMOS管、第四PMOS管、第二开关电容和由所述控制信号控制切换的第二控制开关；所述第二控制开关一端经第二开关电容接地，所述第二控制开关另一端可在地和所述第三NMOS管的源极端间切换，所述第三NMOS管的基极、所述第四NMOS管的基极和漏极、所述第四PMOS管的漏极共连并连接至两个所述控制电压输出端中的其中另一端；所述第四NMOS管的源极接地；所述第三PMOS管的基极与漏极共连，并分别连接到所述第三NMOS管的漏极和所述第四PMOS管的基极，所述第四PMOS管的源极接工作电压。
9.根据权利要求8所述的一种降低相位噪声引入的时钟放大电路，其特征是，所述另一个恒跨导偏置电路中还包含第二退偶电容，所述第二退偶电容连接在所述第二控制开关与所述控制电压输出端中的其中另一端。
专利摘要本实用新型公开了一种降低相位噪声引入的时钟放大电路，包含偏置产生电路、偏置电路、PMOS管和NMOS管，偏置产生电路包含一个控制信号输入端和两个控制电压输出端，两个控制电压输出端分别与两个偏置电阻的一端连接，两个偏置电阻的另一端分别连接至PMOS管和NMOS管的栅极，PMOS管和NMOS管的漏极相连作为时钟信号输出端。由偏置产生电路根据控制信号的频率大小输出两路控制电压分别控制时钟放大电路中的PMOS管、NMOS管的跨导值，使它们的跨导值在数值上相等，并且不随温度、工艺、电源电压的变化而变化。从而，避免了输出的时钟信号的上下非对称性，减小了低频噪声的一次上混频作用，从而降低了相位噪声的引入。
文档编号H03F1/26GK202374221SQ201120537738
公开日2012年8月8日 申请日期2011年12月21日 优先权日2011年12月21日
发明者廖浩勤, 李云初 申请人:苏州云芯微电子科技有限公司