专利名称：延迟锁定回路系统以及自动重置延迟锁定回路的方法
技术领域：
本发明涉及于延迟锁定回路(delay locked loop, DLL),更具体地说,指一种具有自动重置功能的延迟锁定回路系统与相关自动重置方法。
背景技术：
延迟锁定回路为在一阶反馈电路中包含有一可变延迟线(variable delay line)的装置，而该一阶反馈电路系用以基于一输入参考信号来锁定一输出相位。动态随机存取存储器为延迟锁定回路的一种典型应用，延迟锁定回路用来于其中将具有外部时钟输入VCLK的数据(DQ)与动态随机存取存储器的数据输出频闪(DQS)进行同步。当延迟锁定回 路处于一锁定状态时，该数据频闪信号的前沿(rising edge)将会对齐该外部时钟的前沿，而此一特性应当在系统所定义的一时钟频率中维持稳定。当外部时钟频率在延迟锁定回路被锁定之后产生改变时，延迟锁定回路必须追踪并且重新锁定至新的相位，虽然根据JEDEC标准的规范，每当时钟频率一发生改变时，大多数的系统会进行延迟锁定回路的重置，但这并非一定会发生于每一个系统，且延迟锁定回路将会因此必须要从原本同步的位置重新同步至正确的信号沿。若是相位偏移很小，延迟锁定回路将可相对快速地执行此操作，但若是相位偏移很大，则延迟锁定回路将会需要一段很长的时间来进行重新同步。
发明内容
因此，本发明的目的之一在于提出一种于时钟频率具有大的相位偏移的改变之后会自动重置的延迟锁定回路系统与相关自动重置方法，以解决上述的问题。依据本发明的第一层面，其揭示一种延迟锁定回路系统。该延迟锁定回路系统包含有一时钟接收器、一延迟线、一控制回路以及一 N。相位传感器。该时钟接收器用来接收该外部时钟且产生一时钟信号。该延迟线耦接于该时钟接收器，用来产生一延迟时钟信号。该控制回路用来追踪该时钟信号与该延迟时钟信号之间的一相位差且于该相位差为零时锁定该延迟线。该N。相位传感器耦接于该控制回路，用来检测该时钟信号与该延迟时钟信号之间的该相位差且于所检测到的相位差大于N。时输出一正信号，其中该正信号产生一重置信号至该延迟锁定回路系统。依据本发明的第二层面，其揭不一种于一外部时钟的一频率改变之后自动重置一延迟锁定回路系统的方法。该自动重置方法包含有接收该外部时钟作为一时钟信号；产生一延迟时钟信号；检测该时钟信号与该延迟时钟信号之间的一相位差；当所检测到的相位差大于N。时输出一正信号；以及根据该正信号来产生一重置信号至该延迟锁定回路系统。本发明提供一延迟锁定回路系统，其可于外部时钟与内部时钟之间发生一大幅度的相位差时自动重置。N。相位传感器的设计用来于一相位差大到使得延迟锁定回路的快速重新追踪无法进行时强制执行一重置操作。因此，本发明提供了一种可于时钟频率改变后快速锁定的延迟锁定回路。
图I为本发明延迟锁定回路系统的一实施例的示意图。
图2A为本发明延迟锁定回路系统在操作时可能发生的一第一种状况的时序示意图。图2B为本发明延迟锁定回路系统在操作时可能发生的一第二种状况的时序示意图。图2C为本发明延迟锁定回路系统在操作时可能发生的又一第三种状况的时序示意图。其中，附图标记说明如下100延迟锁定回路系统124延迟锁定回路/责任周期修正延迟线112时钟接收器118输入逻辑电路126复用器155反馈延迟单元140控制器143移位暂存器145滤波器147、150相位传感器160延迟锁定回路逻辑单元162控制逻辑电路164重置逻辑电路
具体实施例方式本发明着重在提供一种于一外部时钟信号的相位有大幅变化时可以自动重置的延迟锁定回路。如背景技术的段落所述，当延迟锁定回路的外部时钟改变时，内部时钟将会有所偏移，若是不加以重置，则延迟锁定回路必须追踪并且重新同步至偏移后的时钟的正确信号沿。根据相位差，重置延迟锁定回路的操作将会比让延迟锁定回路重新追踪来得快，因此，本发明便提供一种根据所检测到的一相位差来产生一内部重置信号的技术手段。在下列的说明中，180°作为范例说明之用的临界值，因此，若是有一相位偏移低于180°，将不会产生自动重置信号，但是，若是该相位偏移大于180°，则延迟锁定回路系统将会产生一重置信号。然而，请注意，任何数值皆可选作为临界值以控制自动重置，且本领域的技术人员当可于阅读本发明说明之后做出所需的变化以便施行一个不同的临界值。请参考图1，图I为本发明延迟锁定回路系统(DLL system) 100的一实施例的示意图。此示意图显示应用于一动态随机存取存储器的一延迟锁定回路/责任周期修正(dutycycle correction,DCC)延迟线(DLL/DCC delay line) 124,然而,此仅作为范例说明之用。此处所述具有自动重置的延迟锁定回路系统100实际上可应用于各式各样的装置。延迟锁定回路系统100包含有时钟接收器112，其用以接收一差分时钟信号VCLK与\VCLK,而此差分时钟信号输入至一输入逻辑电路118,且输入逻辑电路118会产生一输入时钟信号REFCLK，然后将输入时钟信号REFCLK输入至延迟锁定回路/责任周期修正延迟线124。延迟锁定回路/责任周期修正延迟线124将会通过一输出复用器126来追踪输入信号并且提供一延迟时钟信号DLLCLK。输出复用器126亦会自输入逻辑电路118接收输入时钟信号REFCLK，并根据一延迟锁定回路/责任周期修正的旁路输入(DLL/DCC bypassinput)而在输入时钟信号REFCLK与延迟信号DLLCLK之间作选取，其中该旁路输入可由系统或者终端使用者来加以编程。延迟时钟信号DLLCLK与输入时钟信号REFCLK被输入至一控制/重置回路，其包含有一控制器140、一计数器/移位暂存器(counter/shift register) 143、一滤波器145、一反馈(feedback)延迟单元155以及多个相位传感器147与150。此控制/重置回路耦接于延迟锁定回路/责任周期修正延迟线124，且耦接于一延迟锁定回路逻辑单元(DLL logic unit) 160，而延迟锁定回路逻辑单元160包含有一控制逻辑电路162与一重置逻辑电路164。在公知技术中，延迟锁定回路系统仅包含有0°相位传感器147，其用于锁定与追踪，此外，在公知技术中，上述回路仅为一控制回路，用来提供反馈信号至延迟线124。然而，本发明另提供一 180°相位传感器150，其耦接于0°相位传感器147、反馈延迟单元155与输入逻辑电路118的输出。180°相位传感器150用来为延迟锁定回路系统100提供一自动重置功能。自动重置方法将详述如下。如上所述，当外部差分时钟VCLK、\VCLK的相位偏移大于180°时，对延迟锁定回路系统100而言，进行自动重置的操作将会快于尝试重新追踪偏移的时钟信号，因此180°相位传感器150根据由输入逻辑电路118所输出的输入时钟信号REFCLK来比较延迟时钟信号DLLCLK与外部差分时钟信号VCLK、\VCLK的相位，以提供一自动重置功能。当180°相位传感器150在外部时钟信号与延迟时钟信号之间检测到有一个大于180°的相位差时，则180°相位传感器150将会输出一信号(一正信号(positive signal))至延迟锁定回路逻辑单元160中的重置逻辑电路164。延迟锁定回路逻辑单元160亦可通过控制逻辑电路162来接收外部控制信号，而控制逻辑电路162便指示延迟锁定回路系统100进行重置。例如，于启动(power-up)期间，控制逻辑电路162可依据外部控制信号来指示延迟锁定回路系统100进行重置；或者当180°相位传感器150检测到一个大于180°的相位差时(即当180°相位传感器150输出一正信号时)，延迟锁定回路逻辑单元160可重置延迟锁定回路系统100。如此一来，当有一显著的相位差发生时，将会致能自动重置的操作，同时仍然允许延迟锁定回路系统100可执行外部重置功能。当有一个小于180°的相位差发生时，180°相位传感器150将不会影响延迟锁定回路系统100的正常动作，且重置的操作仅会依据外部控制信号来执行。请一并参考图2A、图2B与图2C，其分别表达延迟锁定回路系统100在操作过程中可能发生的三个状况的时序示意图。在图2A中，延迟锁定回路系统100被锁定且追踪外部信号。信号REFCLK与FBCLK为同相位，因此180°相位传感器150没有输出。在图2B中，延迟锁定回路系统100被锁定至原信号但外部时钟已有改变，使得信号REFCLK与FBCLK之间有相位差，由于信号REFCLK与FBCLK之间的相位差小于180°，因此180°相位传感器150没有输出，故延迟锁定回路系统100将会重新追踪信号REFCLK并且重新同步至正确的信号沿，由于小幅度的相位差代表重新同步会快速发生，因此没有需要对延迟锁定回路系统100进行重置。在图2C中，外部信号经历再一次的发生偏移且信号REFCLK与FBCLK之间的相位差现在大于180° , 180°相位传感器150将会暂存该相位偏移,且因此输出一信号至重置逻辑电路，以指示延迟锁定回路系统100进行重置，此操作允许延迟锁定回路系统100以快于通过重新追踪与重新同步的方式来锁定至信号REFCLK。总结来说，本发明提供一延迟锁定回路系统100，其可于外部时钟与内部时钟之间发生一大幅度的相位差时自动重置。180°相位传感器的设计用来于一相位差大到使得延迟锁定回路的快速重新追踪无法进行时强制执行一重置操作。逻辑单元160中的重置逻辑电路164的设计用来表示重置可依据所检测到的相位差及/或外部输入(此表示系统现有的重置功能并不会受到影响)来执行。因此，本发明提供了一种可于时钟频率改变后快速锁定的延迟锁定回路。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
权利要求
1.一种于一外部时钟的一频率改变之后根据一相位差来自动重置的延迟锁定回路系统，其特征是，包含有 一时钟接收器，用来接收该外部时钟且产生一时钟信号； 一延迟线，耦接于该时钟接收器，用来产生一延迟时钟信号； 一控制回路，用来追踪该时钟信号与该延迟时钟信号之间的一相位差，以及于该相位差为零时锁定该延迟线；以及 一 N。相位传感器，耦接于该控制回路，用来检测该时钟信号与该延迟时钟信号之间的该相位差，并于所检测到的该相位差大于N。时输出一正信号，其中该正信号产生一重置信号至该延迟锁定回路系统。
2.如权利要求I所述的延迟锁定回路系统，其特征是，另包含有 一逻辑单元，耦接于该N。相位传感器与一外部信号，用来于该正信号与该外部信号中至少其一被接收到时提供该重置信号至该延迟锁定回路系统。
3.如权利要求2所述的延迟锁定回路系统，其特征是，该逻辑单元包含有 一控制逻辑电路，耦接于该外部信号，用以根据该外部信号来产生至少一控制信号；以及 一重置逻辑电路，耦接于该正信号与该控制信号，用以根据该正信号与该控制信号中至少其一来产生该重置信号。
4.如权利要求3所述的延迟锁定回路系统，其特征是，当该时钟信号与该延迟时钟信号之间的该相位差小于N。时，该重置逻辑电路仅根据该控制信号来产生该重置信号至该延迟锁定回路系统。
5.如权利要求I所述的延迟锁定回路系统，其特征是，N= 180。
6.一种于一外部时钟的一频率改变之后自动重置一延迟锁定回路系统的方法，其特征是，包含有 接收该外部时钟以作为一时钟信号； 产生一延迟时钟信号； 检测该时钟信号与该延迟时钟信号之间的一相位差； 当所检测到的该相位差大于N。时，输出一正信号；以及 根据该正信号来产生一重置信号至该延迟锁定回路系统。
7.如权利要求6所述的方法，其特征是，另包含有 当该所检测到的该相位差小于N。时，持续追踪该相位差，并于该相位差为零时锁定该延迟线。
8.如权利要求6所述的方法，其特征是，根据该正信号来产生该重置信号至该延迟锁定回路系统的步骤另包含有 接收一外部信号，并根据该正信号与该外部信号中至少其一来产生该重置信号。
9.如权利要求8所述的方法，其特征是，当所检测到的该相位差小于N。时，该重置信号仅根据该外部信号来产生。
10.如权利要求6所述的方法，其特征是，N= 180。
全文摘要
本发明公开了一种于一外部时钟的一频率改变后根据一相位差来自动重置的延迟锁定回路系统，包含有一时钟接收器、一延迟线、一控制回路以及一N°相位传感器。该时钟接收器用来接收该外部时钟且产生一时钟信号。该延迟线耦接于该时钟接收器，用来产生一延迟时钟信号。该控制回路用来追踪该时钟信号与该延迟时钟信号之间的一相位差，并于该相位差为零时锁定该延迟线。该N°相位传感器耦接于该控制回路，用来检测该时钟信号与该延迟时钟信号之间的该相位差，并于所检测到的该相位差大于N°时输出一正信号，其中该正信号产生一重置信号至该延迟锁定回路系统。
文档编号H03L7/08GK102882516SQ20121006157
公开日2013年1月16日 申请日期2012年3月9日 优先权日2011年7月13日
发明者约翰·T·藩 申请人:南亚科技股份有限公司