专利名称：栅极驱动电路的制作方法
技术领域：
本发明涉及半导体开关元件的栅极驱动电路，尤其涉及降低功耗的栅极驱动电路。
背景技术：
以往使用的电子装置使半导体开关元件导通/截止，控制提供给负载的电压、电流。图I示出作为现有技术的电子装置，其针对日本特开平7-226664号公报(专利文献I)公开的驱动电路的结构做出若干变更，驱动三相交流电动机。简单说明图I所示的电子装置的构成。该电子装置连接有三相交流电动机作为负载4，图I示出了三相中的一相。即，驱动三相交流电动机的情况下，对图I所示的电子装置 使用三相(通常称作逆变器装置等)。作为ー个相的単元I在负载驱动用电源9与接地点10之间串联连接上臂的半导体开关元件2 (带续流ニ极管的IGBT (Insulated Gate BipolarTransistor))和下臂的半导体开关元件3 (带续流ニ极管的IGBT),其连接点与负载4的一端连接。负载4是与连接于相当于单元I的其他2相单元的负载4进行Y连线或A连线来使用的。上臂半导体开关元件2与下臂半导体开关元件3分别具备同样构成的栅极驱动电路。在各栅极驱动电路具备发送电路5 (5’)、接收电路6 (6’)、栅极驱动电路7 (7’)，发送电路5 (5’)的信号经由变压器8 (8’)传输给接收电路6 (6’)。控制电源11 (11’)与接收电路6 (6’)和栅极驱动电路7 (7’)连接。发送电路5 (5’)连接于控制电源12 (12’)与接地点13 (与接地点10绝缘)之间，在控制电源12 (12’)与接地点13之间串联连接有变压器8 (8’)、NM0S晶体管14 (14’)。NMOS晶体管14 (14’)的栅极端子与AND电路17 (17’)的输出端子连接，该AND电路17 (17’)的输入端子连接有IN信号(IN’信号)输入端子(控制输入信号端子)和脉冲信号电路16 (16’)的输出端子。因此，在IN (IN’ )信号(控制输入信号)为有源状态时，脉冲信号从脉冲信号电路
16(16’)经由AND电路17 (17’)输入到NMOS晶体管14 (14’ )的栅极端子。在从脉冲信号电路16 (16’)向NMOS晶体管14 (14’)的栅极端子输入了脉冲信号时，NMOS晶体管14(14’)被进行导通、截止驱动，对变压器8 (8’)的一次绕组施加基于上述脉冲信号的电压。并且，ニ极管(整流元件)15 (15’)是为使在变压器8 (8’)的一次绕组产生的逆电压以循环电流的形式流动来抑制过电压的产生而连接的。变压器8 (8’ )的二次绕组会被激发起与一次绕组成正比的电压，因此接收电路6(6’)以该电压作为触发信号生成栅极驱动信号。来自接收电路6 (6’)的栅极驱动信号在栅极驱动电路7 (7’)被放大信号后对半导体开关元件2 (3)进行导通、截止驱动。图2表示经由变压器8 (8’)将发送电路5 (5’)的信号传输给接收电路6 (6’)的图I所示的半导体开关元件2 (3)的栅极驱动电路。其中，上臂半导体开关元件2与下臂半导体开关元件3的栅极驱动电路是相同构成，因此，例如从图I中仅取出上臂就成为图
2。另外，图2中，将IN信号的输入端子IN、脉冲信号电路16、AND电路17概括表示为脉冲信号电路18。进而，将接收电路6、栅极驱动电路7、半导体开关元件2、负载4、负载驱动用电源9、控制电源11、接地点10概括表示为负载19。该图2示出了与本发明相关的现有技术的主要部分。图3是说明图2所示的电路的动作的波形图。脉冲信号电路18如图3中“脉冲信号电路18的输出信号”所示输出连续的矩形波脉冲。在“IN信号”为高电平时，根据图I可知AND电路17使得来自脉冲信号电路16的脉冲信号通过，驱动NMOS晶体管14。如图3所示，在“IN信号”为高电平且“脉冲信号”为高电平吋，NMOS晶体管14导通，对变压器8施加电压而流过电流。这种情况下，对应于“变压器8的电流”的上升沿而在“变压器8的电压”产生正电压，对应干“变压器8的电流”的下降沿而在“变压器8的电压”产生负电压。变压器的二次侧的接收电路6和栅极驱动器7仅被“变压器8的电压”为正时的信号驱动，如图3最下级的“IGBT栅极/源极间电压”所示，提供使半导体开关元件2导通的栅极驱动信号。专利文献I日本特开平7-226664号公报
关于上述现有技术的栅极驱动电路，在NMOS晶体管14从开放切换为导通状态时，在变压器8产生的正电压作为接收电路的触发信号被传输，半导体开关元件2导通。此时，在脉冲信号电路16的输出为高电平的期间内，NMOS晶体管14处于导通状态，电流持续流过变压器8和NMOS晶体管14。然而，通过变压器8向接收电路6传递触发信号仅在NMOS晶体管14从开放切换为导通状态的瞬间起很短的时间内进行，因此接下来在脉冲信号电路16的输出处于高电平的期间内会流过无效电流。如上，现有技术的栅极驱动电路存在流过无效电流，消耗无效功率的问题。
发明内容
本发明的目的在于，鉴于上述问题点，提供一种不会流过无效的电流，能降低功耗的栅极驱动电路。本发明的栅极驱动电路，其特征在于具有控制电源、具备一次绕组和二次绕组的变压器、第I开关元件、第2开关元件、整流元件以及电容元件，上述第I开关元件连接于上述控制电源与上述一次绕组的一端之间，上述第2开关元件与上述一次绕组的另一端连接，上述整流元件的两端与上述一次绕组的两端并联连接，上述电容元件的一端与上述一次绕组的一端或另一端连接，在上述第I开关元件和第2开关元件中的一方导通时，上述电容元件通过上述控制电源来进行充电，且在上述第I开关元件和第2开关元件中的另一方导通时，上述电容元件进行放电。另外，本发明的栅极驱动电路的特征在于，具有接收电路，该接收电路按照在上述一次绕组流过的电流的上升沿和下降沿检测在上述二次绕组产生的绕组电压，上述接收电路按照上述绕组电压输出控制脉冲信号。另外，本发明的栅极驱动电路的特征在于，上述电容元件的一端与上述一次绕组的一端连接。另外，本发明的栅极驱动电路的特征在于，上述电容元件的一端与上述一次绕组的另一端连接。另外，本发明的栅极驱动电路的特征在于，上述电容元件的另一端接地。
另外，本发明的栅极驱动电路的特征在于，上述电容元件的另一端与上述控制电源连接。另外，本发明的栅极驱动电路的特征在于，上述电容元件在通过上述控制电源来进行充电时，经由上述一次绕组而进行充电，且该电容元件在进行放电时，不经由上述一次绕组而进行放电，或者，该电容元件在通过上述控制电源进行充电时，不经由上述一次绕组而进行充电，且该电容元件在进行放电时，经由上述一次绕组进行放电。另外，本发明的栅极驱动电路的特征在于，上述电容元件在进行放电时，经由上述一次绕组进行放电。另外，本发明的栅极驱动电路的特征在于，上述电容元件在通过上述控制电源进行充电时，经由上述一次绕组进行充电。根据本发明，消除了在半导体开关元件的栅极驱动电路流动的无效电流，能够提 升效率。
图I是表示半导体开关元件的现有技术中栅极驱动电路的构成的图。图2是表示图I的现有技术中栅极驱动电路的与本发明有关的主要部分的图。图3是说明现有技术中栅极驱动电路的动作的动作波形图。图4是表示本发明的栅极驱动电路的第I实施方式的电路构成的图。图5表示将本发明第I实施方式的栅极驱动电路应用于逆变器装置的应用电路构成的图。图6是表示本发明的栅极驱动电路的接收电路的具体的一个构成例的图。图7是本发明的栅极驱动电路的动作说明图。图8是表示本发明的栅极驱动电路的第2实施方式的电路构成的图。图9是表示本发明的栅极驱动电路的第3实施方式的电路构成的图。图10是表示本发明的栅极驱动电路的第3实施方式的电路动作的图。图11是表示本发明的栅极驱动电路的第4实施方式的电路构成的图。符号说明UlOl单元;2、3半导体开关元件;4、19、25负载;5、5，、22、22，发送电路;6、6，、23、23’接收电路；7、7’栅极驱动电路；8、8’变压器；9电源；11、11’、12、12’控制电源；10、13接地点;14、14，NMOS晶体管；15、15’ ニ极管(整流元件)；16、16’、18脉冲信号电路；17、17’、235AND电路；20、201 203电容器(电容元件);21、21’PM0S晶体管；30逆变器电路；220、221模块(IC化电路);231JK触发器(JK-FF) ;232、233单稳多谐振荡器(MM) ；2340R电路；236定时器电路；237RS触发器(RS-FF) ;A1、A3、A5、A7充电路径；A2、A4、A6、A8放电路径
具体实施例方式下面參见附图具体说明本发明的实施方式。首先按照图4至图7说明本发明的具体的一个实施方式，然后按照图8至图11说明本发明的其他实施方式。(第I实施方式)图4是本发明的ー个具体实施方式
，示出了对图2所示的现有技术改良后的栅极驱动电路。图4所示的电路构成例如示出了与上臂半导体开关元件2 (带续流ニ极管的IGBT)对应的栅极驱动电路，具体是由图5所示的发送电路22、变压器8、接收电路23、栅极驱动电路7、半导体开关元件2、负载4构成的。图4与图2同样地简要示出了图5所示的半导体开关元件2的栅极驱动电路的构成。图4中，以与图2相同的符号表示相同功能部分和部件。与图2的现有技术的电路构成进行比较可知，本第I实施方式的栅极驱动电路中，追加了电容器(电容元件)20和PMOS晶体管21，负载19与负载25不同。如图6后述的那样，负载25中接收电路23的构成使用逻辑电路而得以数字化，成为易于IC化的电路构成。根据图4说明电路构成。在控制电源12与接地点13之间按顺序串联连接有PMOS晶体管21、变压器8的一次绕组、NMOS晶体管14，在变压器8的一次绕组的两端以从NMOS晶体管14到PMOS晶体管21为顺向的方式连接有ニ极管15。另外，在变压器8的二次绕组的两端连接有负载25。在NMOS晶体管14和PMOS晶体管21的栅极连接有脉冲信号电路18的输出端子，通过脉冲信号电路18的脉冲信号而被驱动。而且在连接有PMOS晶体管21 的漏极端子、变压器8的一次绕组的一端以及ニ极管15的阴极端子的连接点连接有电容器20的一端，电容器20的另一端与接地点13连接。图5表示连接有三相交流电动机的电子装置的ー个相(単元101)。単元101在电源9与接地点10之间串联连接有半导体开关元件2 (上臂半导体开关元件)与半导体开关元件3 (下臂半导体开关元件)，该连接点为与负载4连接的输出端子。半导体开关元件2、3使用带续流ニ极管的IGBT，在这些半导体开关元件2与半导体开关元件3各自的栅极驱动电路应用了图4所示的栅极驱动电路。在负载4为三相交流电动机的情况下，电子装置构成为使用3组单元101输出三相交流的逆变器装置。图5中，将图4所示的脉冲信号电路18作为脉冲信号电路16、AND电路17的组合而示出详细构成。即，2输入AND电路17的一个输入端子连接有IN信号输入端子，另ー个输入端子连接有脉冲信号电路16的输出端子。而且在AND电路17的输出端子共通连接有NMOS晶体管14和PMOS晶体管21的栅极端子。由这些NMOS晶体管14、PM0S晶体管21、ニ极管15、电容器20、脉冲信号电路16、AND电路17构成的发送电路22概括为模块(IC化电路)220，从而能减小安装面积和占有容积。该模块(IC化电路)220连接于控制电源12与接地点13之间，其输出与变压器8的一次绕组连接。 另外在图5中，将图4所示的负载25作为接收电路23、栅极驱动电路7、控制电源11、半导体开关元件2、电源9、负载4的组合示出了详细构成。即，变压器8的二次绕组的两端与接收电路23的输入端子连接，接收电路23的输出端子与栅极驱动电路7的输入端子连接。另外，栅极驱动电路7的输出端子与半导体开关元件2的栅极端子连接。而在接收电路23和栅极驱动电路7连接有控制电源11。如图6所示，接收电路23的构成使用逻辑电路而得以数字化，成为易于实现IC化的电路构成。这些接收电路23、栅极驱动电路7、控制电源11概括为模块(IC化电路)221而能够减小安装面积和占有容积。半导体开关元件3的栅极侧也与半导体开关元件2同样地具有发送电路22’(模块(IC化电路)220’)和由接收电路23’、栅极驱动电路7’、控制电源11’构成的栅极驱动电路(模块(IC化电路)221’)。具备这些栅极驱动电路的上下臂的半导体开关元件2、3的电路构成为单元101。而且将3组这些単元101组装为输出三相交流的逆变器装置，从而驱动作为负载4的三相交流电动机。単元101作为可更换的单位进行模块化，从而能够成为易于使用的构成。并且单元101不限于驱动三相交流电动机的结构，通常既能够驱动三相的负载，也能通过使用2组单元101来输出单相交流，此外还能将可变的直流输出装置组装为4相以上的交流输出装置。图6示出了接收电路23的具体的一例，其使用逻辑电路而得以数字化，成为易于实现IC化的电路构成。如图6所示，接收电路23由JK触发器(JK-FF)231、单稳多谐振荡器(MM) 232,233, OR电路234、AND电路235、定时器电路236、RS触发器(RS-FF) 237构成。首先说明接收电路23的构成。JK-FF231的时钟输入端子Cl与变压器8的二次绕组连接。而JK-FF231的输出端子Ql与单稳多谐振荡器232的输入端子连接，反转了输出端子Ql的逻辑的输出端子-Ql与单稳多谐振荡器233的输入端子连接。单稳多谐振荡器232的输出端子Q2与单稳多谐振荡器233的输出端子Q3与OR电路234的一个和另ー个输入端子连接，OR电路234的输出端子输入到RS-FF237的置位输入端子S。另外，定时器电 路236中，输出端子Q5与RS-FF237的复位端子Rl连接，复位端子R2与OR电路234的输出端子连接，时钟输入端子C2与AND电路235的输出端子连接。AND电路235的一个输入端子被输入有定时器计数器用的时钟信号CLK，另ー个输入端子连接有RS-FF237的输出端子Q4。而RS-FF237的输出端子Q4与栅极驱动电路7连接。接着根据图7的波形说明接收电路23的动作。变压器8通过对NMOS晶体管14和PMOS晶体管21进行导通、截止控制，从而产生与一次绕组电压成正比的二次绕组电压(參见图7的“变压器8的电压”)。在该变压器8的二次绕组产生的电压被输入到图6所示的JK-FF231的时钟输入端子Cl后，如图7所示，每当被输入吋，“JK-FF231的输出端子Ql的信号”反转。“JK-FF231的输出端子Q1”被输入到单稳多谐振荡器232后，单稳多谐振荡器232输出从输入信号的上升沿起规定期间内处于高电平的脉冲信号。而反转了 JK-FF231的输出端子Q的逻辑后的输出端子-Q的信号被输入到图6所示的单稳多谐振荡器233后，单稳多谐振荡器233输出从输入信号的上升沿起规定期间内处于高电平的脉冲信号。来自单稳多谐振荡器232的输出端子Q2和单稳多谐振荡器233的输出端子Q3的信号被OR电路234获取逻辑和，在IN信号处于高电平的期间内，成为与脉冲信号电路18的矩形波脉冲信号的上升沿同步的脉冲信号。而且OR电路234的输出被输入到RS-FF237的置位输入端子S。在从OR电路234向RS-FF237的置位输入端子S输入了脉冲信号吋，从RS-FF237的输出端子Q4输出高电平信号。另ー方面，RS-FF237的复位端子Rl被输入定时器电路236的输出，因此定时器电路236向上计数，脉冲信号从输出端子Q5输入到复位端子R1，此时RS-FF237的输出端子Q4被复位为低电平。定时器电路236在RS-FF237的输出端子Q4的信号处于高电平期间内，经由AND电路235被输入定时器计数器用时钟信号CLK。然而，从OR电路234输入到定时器电路236的复位端子R2的脉冲信号的间隔被设定为比定时器电路236的向上计数时间短，因此定时器电路236基于来自OR电路234的脉冲信号而被复位，不会向上计数(时刻11、t2、t3)。因此，只要从OR电路234输出脉冲信号，RS-FF237的输出就不会被复位而维持高电平。然而在来自OR电路234的脉冲信号消失后，定时器电路236在不被复位的情况下持续计数，在成为向上计数时间到来的时刻t4时进行向上计数，从输出端子Q5输出规定宽度的脉冲信号。RS-FF237被由定时器电路236向上计数的该脉冲信号而复位，成为图I的最下级所不的信号。RS-FF237的输出信号被输出给栅极驱动电路7,成为驱动半导体开关兀件2的“ IGBT栅极/源极间电压”信号。參见图7所示的动作波形图，说明图4和图5的栅极驱动电路的动作。脉冲信号电路18输出如图7所示连续的矩形波脉冲。IN信号对应于向半导体开关元件2的栅极端子提供栅极信号的期间，在规定定时上升为高电平，在规定定时下降为低电平。图7中，以包含脉冲信号电路18的4个矩形波脉冲信号的方式成为高电平，而这只是ー个例子，可以按照期望的长度成为高电平状态。在脉冲信号电路18的矩形波脉冲信号为高电平且IN信号为高电平吋，NMOS晶体管14被驱动为导通(此时PMOS晶体管21为 截止)，在脉冲信号电路18的矩形波信号或IN信号中的某个为低电平吋，PMOS晶体管被驱动为导通(此时NMOS晶体管14截止)。因此在IN信号成为高电平以前的低电平期间时，PMOS晶体管21导通，电容器20连接于控制电源12与接地点13之间，大致被充电为控制电源12的电压(电容器20的充电路径是图4所示的路径Al)。在IN信号变为高电平而脉冲信号电路18的矩形波脉冲信号通过AND电路17而AND电路17的输出变为高电平吋，NMOS晶体管14导通，电容器20的电压在矩形波脉冲信号的上升沿经由变压器8的一次绕组而放电至大致OV (电容器20的放电路径为图4所示的路径A2)。另外，在AND电路17的输出为低电平吋，NMOS晶体管14截止，并且PMOS晶体管21导通，电容器20被充电至大致控制电源12的电压(电容器20的充电路径为图4所示的路径Al)。在IN信号为高电平的期间内，电容器20按照脉冲信号电路18的矩形波脉冲信号，重复充放电。如上，在IN信号处于高电平的期间内，PMOS晶体管21导通时充入电容器20的电压在NMOS晶体管14导通的瞬间被施加给变压器8的一次绕组。施加给该变压器8的电压仅存在于从NMOS晶体管14导通的瞬间起到电容器20的电荷放电为止的短暂期间内，因此接下来脉冲信号电路18的矩形波脉冲信号变为高电平的期间内不会向变压器施加电压，不会流过无效电流。图7的“变压器8的电流”、“变压器8的电压”表示出此时的动作波形。变压器8的二次绕组会被激发起与一次绕组成正比的电压，因此接收电路23以该电压作为触发信号输出图7的最下级所示的作为栅极驱动信号的“ IGBT栅扱/源极间电压”信号。来自接收电路23的栅极驱动信号被栅极驱动电路7放大信号后对半导体开关元件2进行导通、截止驱动。如上所述，根据本实施方式，如图7所示，变压器8的电流仅在从脉冲信号电路18的脉冲信号上升为高电平的瞬间起短暂的时间内流过，在接下来脉冲信号电路18的脉冲信号为高电平的期间内不会流过电流。因此，根据本实施方式，在栅极驱动电路流动的无效电流消失，能提升效率。另外，根据本实施方式，由于通过逻辑电路构成接收电路，因此成为适于模块化的电路，易于进行IC化，能有助于栅极驱动电路的小型化。(第2实施方式)图8表不本发明的第2实施方式。本第2实施方式相对于第I实施方式的不同之处在于，变更了电容器20的连接部位(表示为电容器201)，在脉冲信号电路18的输出侧追加了逆变器电路30。S卩，电容器201的一端与连接有NMOS晶体管14的漏极端子、变压器8的另一端以及ニ极管15的阳极端子的连接点连接，电容器201的另一端与控制电源12、PMOS晶体管21的源极端子之间的连接点连接。另外，逆变器电路30的输入端子与脉冲信号电路18 (AND电路17)的输出端子连接，逆变器电路30的输出端子与共通连接有NMOS晶体管14和PMOS晶体管21的栅极端子的连接点连接。其他电路构成都与第I实施方式相同。在本第2实施方式中，电容器201的充电路径为图8所示的路径A3。另外，电容器201的放电路径为图8所示的路径A4。S卩，NMOS晶体管14导通而形成电容器201的充电路径A3，而导通PMOS晶体管21导通则形成电容器201的放电路径A4。本第2实施方式相比第I实施方式，可知构成为将NMOS晶体管14与PMOS晶体管21对于电容器201的充放电作用加以交換。因此，在脉冲信号电路18的输出侧追加逆变器电路30，交換NMOS晶体管14与PMOS晶体管21的栅极信号的关系，成为与图7所示动作相同的动作。因此本第2 实施方式与第I实施方式同样进行动作，能获得相同的效果。(第3实施方式)图9表不本发明的第3实施方式。本第3实施方式与第I实施方式的不同之处在于变更了电容器20的连接部位(表示为电容器202)。S卩，电容器202的一端与连接有PMOS晶体管21的漏极端子、变压器8的一端以及ニ极管15的阴极端子的连接点连接，电容器201的另一端与控制电源12和PMOS晶体管21的源极端子的连接点连接。其他电路构成都与第I实施方式相同。在本第3实施方式中，电容器202的充电路径为图9所示的路径A5。而电容器202的放电路径为图9所示的路径A6。S卩，NMOS晶体管14导通而包含变压器8的一次绕组形成电容器202的充电路径A5，而导通PMOS晶体管21导通，由此形成电容器202的放电路径A6。本第3实施方式与第I实施方式的不同之处在于，第I实施方式中在匪OS晶体管14导通而电容器20放电时对变压器8的一次绕组施加电压，而在第3实施方式中，在NMOS晶体管14导通而电容器20充电时对变压器8的一次绕组施加电压。因此，相对于图7中变压器8的电压针对电容器20的充放电的产生波形而言，变压器8的电压针对电容器202的充放电的产生波形如图10所示。本第3实施方式的动作波形除去电容器202的充放电动作之外，其他动作波形都与图7的动作波形相同。因此，若将电容器202的充放电动作反过来则能与第I实施方式同样地看待第3实施方式，能够与第I实施方式同样进行动作，能获得相同的效果。(第4实施方式)图11示出本发明的第4实施方式。本第4实施方式与第3实施方式的不同之处在于，变更了电容器202的连接部位(表示为电容器203)，在脉冲信号电路18的输出侧追加了逆变器电路30。S卩，电容器203的一端与连接有NMOS晶体管14的漏极端子、变压器8的另一端以及ニ极管15的阳极端子的连接点连接，电容器203的另一端与接地点13连接。另外，逆变器电路30的输入端子与脉冲信号电路18 (AND电路17)的输出端子连接，逆变器电路30的输出端子与共通连接有NMOS晶体管14和PMOS晶体管21的栅极端子的连接点连接。其他电路构成都与第3实施方式相同。在本第4实施方式中，电容器203的充电路径为图11所示的路径A7。而电容器203的放电路径为图11所示的路径AS。S卩，PMOS晶体管21导通而包含变压器8的一次绕组形成电容器203的充电路径A7，而导通NMOS晶体管14则形成电容器203的放电路径A8。本第4实施方式相比第3实施方式可知，构成为交換了 NMOS晶体管14与PMOS晶体管21对于电容器203的充放电的作用。因此在脉冲信号电路18的输出侧追加逆变器电路30，交换NMOS晶体管14与PMOS晶体管21的栅极信号的关系，成为与图7所示动作相同的动作。因此本第4实施方式与第3实施方式同样进行动作，能获得相同的效果。在上述实施方式中的构成图中，在电容器20、20f203的各充放电路径Af A8中未插入电阻，然而使用NMOS晶体管14或PMOS晶体管21直接对电容器20、20广203的电荷充放电的情况下，可以插入抑制充放电的峰值电流的电阻。另外，使用NMOS晶体管14或PMOS晶体管21经由变压器8的一次绕组对电容器20、20广203的电荷充放电的情况下，可以插 入抑制充放电的振动电流的电阻。另外，控制电源12与控制电源12’可为同一部件。另外，作为半导体开关元件举出了 IGBT的例子，然而不限于IGBT，还可以使用MOS晶体管、双极晶体管。另外，可以将NMOS晶体管14和PMOS晶体管21替换为双极晶体管。另外，在接地点10、13的接地并不表示一定接触地面，表示在基准电位的接地。上述实施方式表示本发明的一例，但不限于此，当然可以在不脱离本发明主旨的范围内变形加以实施。在上述实施方式中，以负载作为三相交流电动机进行了说明，然而，本发明不限于此，可以广泛应用于专利文献I所示的高频过热装置、电磁感应加热装置、或其它负载中。
权利要求
1.ー种栅极驱动电路，其特征在于具有 控制电源、具备一次绕组和二次绕组的变压器、第I开关元件、第2开关元件、整流元件以及电容元件， 上述第I开关元件连接于上述控制电源与上述一次绕组的一端之间， 上述第2开关元件与上述一次绕组的另一端连接， 上述整流元件的两端与上述一次绕组的两端并联连接， 上述电容元件的一端与上述一次绕组的一端或另一端连接， 在上述第I开关元件和第2开关元件中的一方导通时，上述电容元件通过上述控制电源进行充电，且在上述第I开关元件和第2开关元件中的另一方导通时，上述电容元件进行放电。
2.根据权利要求I所述的栅极驱动电路，其特征在干， 该栅极驱动电路具有接收电路，该接收电路按照在上述一次绕组流过的电流的上升沿和下降沿检测在上述二次绕组产生的绕组电压， 上述接收电路按照上述绕组电压输出控制脉冲信号。
3.根据权利要求I或2所述的栅极驱动电路，其特征在干，上述电容元件的一端与上述一次绕组的一端连接。
4.根据权利要求I或2所述的栅极驱动电路，其特征在干，上述电容元件的一端与上述一次绕组的另一端连接。
5.根据权利要求I至4中任意一项所述的栅极驱动电路，其特征在于，上述电容元件的另一端接地。
6.根据权利要求I至4中任意一项所述的栅极驱动电路，其特征在于，上述电容元件的另一端与上述控制电源连接。
7.根据权利要求I至6中任意一项所述的栅极驱动电路，其特征在于，上述电容元件被构成为，在该电容元件通过上述控制电源进行充电吋，经由上述一次绕组进行充电，且在该电容元件进行放电时，不经由上述一次绕组进行放电，或者，在该电容元件通过上述控制电源进行充电时，不经由上述一次绕组进行充电，且在该电容元件进行放电时，经由上述一次绕组进行放电。
8.根据权利要求I至6中任意一项所述的栅极驱动电路，其特征在于，上述电容元件被构成为，在该电容元件进行放电时，经由上述一次绕组进行放电。
9.根据权利要求I至6中任意ー项所述的栅极驱动电路，其特征在干，上述电容元件被构成为，在该电容元件通过上述控制电源进行充电时，经由上述一次绕组进行充电。
全文摘要
本发明提供一种栅极驱动电路，其具有控制电源(12)、具备一次绕组和二次绕组的变压器(8)、第1开关元件(21)、第2开关元件(14)、整流元件(15)、电容元件(20)，第1开关元件(21)连接于控制电源(12)与上述一次绕组的一端之间，第2开关元件(14)连接于上述一次绕组的另一端，整流元件(15)的两端与上述一次绕组的两端并联连接，电容元件(20)的一端与上述一次绕组的一端或另一端连接，在第1开关元件(21)和第2开关元件(14)中的一方导通时，由控制电源(12)对电容元件(20)充电，并且在第1开关元件(21)和第2开关元件(14)中的另一方导通时，电容元件(20)放电。
文档编号H03K17/687GK102801407SQ20121016600
公开日2012年11月28日 申请日期2012年5月25日 优先权日2011年5月26日
发明者佐佐木一树 申请人:三垦电气株式会社