专利名称：数模混合锁相环的制作方法
技术领域：
示范性实施例总体上涉及锁相环。
背景技术：
锁相环(PLL)是ー种已经用于产生具有与基准输入信号的相位相关的相位的输出信号的电子电路。PLL通常包括鉴相器、低通滤波器、可变频率振荡器和反馈路径。在传统的模拟PLL中，鉴相器是模拟乘法器，振荡器是压控振荡器。传统模拟PLL的局限之ー是输入频率通常必须至少高于PLL的带宽。通常，输入频率必须是PLL的带宽的至少五倍高以维持输出信号稳定性。随着基准频率变小，PLL带 宽收窄以满足稳定性标准。低通滤波器的电阻器和电容器值于是増大以顺应更窄的PLL带宽。更小的基准频率因此需要更大的电阻器和电容器，它们可能对集成来说不实用。这些局限限制了模拟PLL在具有慢输入基准时钟频率和缺乏用于更大的外部电阻器或电容器的空间的应用中的使用。这些应用可包括低功率便携式设备，诸如电池操作的移动计算设备、智能电话和电子设备。一般来说，当归ー化环路增益(K)乘以环路滤波器零点的时间常数小于下面的角频率的函数f( in)时，模拟PLL是稳定的。
权利要求
1.一种集成电路，包括 数字锁相环，具有与该集成电路的引脚耦接的输入；以及 模拟锁相环，具有与该数字锁相环的输出稱接的输入， 其中，该引脚耦接到时钟源而没有使用直接耦接到该引脚的无源信号调节元件。
2.如权利要求I所述的集成电路，其中所述数字锁相环具有窄带宽，该窄带宽选择为从较低频率输入信号生成具有高通抖动的较高频率输出信号，而拒绝低频抖动。
3.如权利要求2所述的集成电路，其中所述模拟锁相环包括滤波器以对所述较高频率输出信号中的高通抖动进行滤波。
4.如权利要求I所述的集成电路，其中所述数字锁相环的环路带宽配置成锁定到小于48kHz的基准输入频率，且所述数字锁相环配置成生成较高频率数字锁相环输出信号。
5.如权利要求4所述的集成电路，其中比所述数字锁相环的环路带宽更高的所述模拟锁相环的环路带宽被选择以对与所述较高频率数字锁相环输出信号相关联的抖动进行滤波，且所述模拟锁相环配置成生成具有比所述数字锁相环的频率更高的频率的输出信号而没有使用无源信号调节元件。
6.如权利要求I所述的集成电路，其中所述数字锁相环包括数字鉴相器以检测所述基准信号与所述数字锁相环的缩放输出信号之间的相位差。
7.如权利要求6所述的集成电路，其中所述数字锁相环包括耦接到所述数字鉴相器的输出以生成所述模拟锁相环的输入信号的数控振荡器，所述数控振荡器由自由振荡式芯片上环形振荡器钟控。
8.如权利要求6所述的集成电路，其中所述数字锁相环包括耦接在所述数字鉴相器和所述数控振荡器之间的计数器和低通滤波器。
9.如权利要求6所述的集成电路，其中所述自由振荡式环形振荡器包括链式耦接在一起的奇数个倒相器。
10.如权利要求6所述的集成电路，其中所述数字锁相环包括缩放器以将所述数控振荡器的输出缩放到高到足以维持模拟锁相环稳定性的频率。
11.如权利要求6所述的集成电路，其中所述基准信号在32kHz和49kHz之间或附近，所述数控振荡器在25MHz和60MHz之间或附近振荡，所生成的模拟锁相环输入信号在IlMHz和12MHz之间或附近。
12.如权利要求11所述的集成电路，其中所述数控振荡器以37.5MHz的标称频率振荡。
13.如权利要求11所述的集成电路，其中所述模拟锁相环的输出在45MHz和49MHz之间或附近。
14.如权利要求6所述的集成电路，其中所述模拟锁相环包括模拟鉴相器、电荷泵、低通滤波器、压控振荡器和缩放器。
15.如权利要求I所述的集成电路，其中所述集成电路嵌入在低功率设备中。
16.如权利要求15所述的集成电路，其中所述低功率设备是便携式计算设备、电话设备和媒体播放设备中的至少一种。
17.—种生成模拟锁相环输入信号的方法,包括 在数字鉴相器处识别基准信号和该基准信号的缩放变体之间的相位差，所述基准信号的频率没有高到足以维持模拟锁相环的稳定性；基于所识别的相位差在数控振荡器处生成模拟锁相环输入信号，该模拟锁相环输入信号的频率高到足以维持模拟锁相环的稳定性；以及 缩放所生成的模拟锁相环输入信号以生成所述基准信号的缩放变体。
18.如权利要求17所述的方法，其中所述数控振荡器由自由振荡式环形振荡器钟控。
19.如权利要求18所述的方法，其中所述自由振荡式环形振荡器包括链式耦接在一起的奇数个倒相器。
20.如权利要求17所述的方法，其中该方法在耦接到模拟锁相环的数字锁相环中执行，所生成的模拟锁相环输入信号通过所述耦接被供给到所述模拟锁相环。
21.如权利要求20所述的方法，其中所述相位差通过所述数字锁相环中的数字鉴相器来识别。
22.—种生成模拟锁相环输入信号的方法,包括 在印刷电路板上的迹线与连接到该印刷电路板的数字鉴相器之间传输时钟信号，而没有通过无源信号调节元件来调节该时钟信号； 在数字鉴相器处识别时钟信号与该时钟信号的缩放变体之间的相位差； 基于所识别的相位差在数控振荡器处生成模拟锁相环输入信号；以及 缩放所生成的模拟锁相环输入信号以生成所述基准信号的缩放变体。
23.—种系统,包括 印刷电路板，具有用于时钟信号的迹线，以及 集成电路，安装在该印刷电路板上且具有连接到该迹线的输入引脚，没有无源信号调节元件耦接到该引脚，该集成电路包括 数字锁相环，具有与该引脚耦接的输入；以及 模拟锁相环，具有与该数字锁相环的输出稱接的输入。
24.一种数模混合锁相环，包括 数字锁相环；以及 模拟锁相环，其中 来自振荡器的没有通过振荡器外部的无源信号调节元件缩放的基准信号被耦接到所述数字锁相环的输入，且所述数字锁相环的输出被耦接到所述模拟锁相环的输入。
25.一种数模混合锁相环，包括 耦接到基准信号的数字锁相环；以及 耦接到该数字锁相环的模拟锁相环，其中 该数字锁相环从该基准信号生成模拟锁相环输入信号，该基准信号具有没有高到足以维持模拟锁相环的稳定性的较低频率，该模拟锁相环输入信号具有高到足以维持模拟锁相环的稳定性的频率。
26.如权利要求23所述的系统，其中所述集成电路用于向音频处理器提供放大的时钟信号。
27.如权利要求26所述的系统，其中所述音频处理器连接到该印刷电路板。
28.一种集成电路，包括 数字锁相环，具有与具有频率的基准输入信号ω in耦接的输入且具有选择来生成较高频率输出信号Oout的环路带宽；以及模拟锁相环，具有与该数字锁相环的较高频率输出信号ω out耦接的输入，该模拟锁相环具有电阻Rz、电容C。、归一化环路增益K以及环路滤波器零点时间常数τ ζ，其中
全文摘要
本发明的示范性实施例提供一种数模混合锁相环。数字PLL可以与模拟PLL组合从而当初始基准时钟信号太低而不能维持模拟PLL中的稳定性时数字PLL的输出在高到足以维持模拟PLL中的稳定性的频率。数字PLL可以包括缩放电路，诸如在PLL的反馈路径中的分频器，以从较低频率的基准输入信号生成较高频率的输出信号。数字PLL还可以使用芯片上自由振荡式环形振荡器作为用于数字PLL引擎的时钟。
文档编号H03L7/091GK102820887SQ201210188718
公开日2012年12月12日 申请日期2012年6月8日 优先权日2011年6月8日
发明者K·Q·恩古因, 付洁, 朱潇挺 申请人:美国亚德诺半导体公司