专利名称：基于晶体管的高速d触发器的制作方法
技术领域：
本发明属于集成电路设计技术领域，涉及触发器，尤其涉及一种基于晶体管HBT器件的高速D触发器，可用于程序分频器中。
背景技术：
程序分频器是锁相式频率合成器中的重要的组成部分，频率合成器的许多重要特性都与程序分频器的性能有关，比如程序分频器的工作速度限制了频率合成器输出信号的最高频率，它的相位噪声影响频率合成器的带内相位噪声。因此提升程序分频器的速度、降低程序分频器的相位噪声，对于一个高性能的频率合成器就显得异常重要。程序分频器与固定分频器的根本区别就是程序分频器的分频比在一定范围内连续可变，分频比是可编程的。一般程序分频器的结构示意图如图1所示，其采用简单的二进制异步计数结构实现分频功能，主要由可预置D触发器构成。一个含有N级可预置D触发器的程序分频器能实现2 2n任意自然数的连续可变分频，其分频比控制方式为N位二进制值输入，其中N >2。由于D触发器是组成程序分频器的主要成份，所以提高D触发器的性能就可以提高程序分频器的性能，进而改善频率合成器的性能。图2是现有的基于晶体管的高速D触发器的电路单元示意图。目前，可预置的高速D触发器一般都采用MOS管搭建。如文献“2003IEEEConference on Electron Devices and Solid-State Circuits, pp.269-272《A2GHzprogrammable counter with new re-load`able D flip-flop》，， 艮道了由 M.A.DO、X.P.Yu和J.G.Ma等人设计的一个可预置D触发器，该D触发器采用真单相结构，其由21个MOS管搭建起来的。这个可预置D触发器由于采用MOS管搭建，因而存在如下缺点:I)工作速度慢，不适合应用于高速程序分频器；2)相位噪声高，使整个程序分频器的相位噪声高；3)工作频率低，不适合应用于高频段的程序分频器。
发明内容
本发明的目的在于避免上述已有技术的不足，提出一种基于晶体管的高速D触发器，以降低相位噪声，提高工作速度和工作频率。为实现上述目的，本发明包括第一锁存器1、第二锁存器2、预置电路3和电流源电路4，所述预置电路3用于对外界输入的预置信号进行信号采样，从而实现预置功能；所述第二锁存器2中的输入端与第一锁存器I的输出端相连，第二锁存器2的输出端与预置电路3相连，电流源电路4与第一锁存器I和第二锁存器2相连；其特征在于:预置电路3由第五差分电路Q17，Q18构成，该第五差分电路Q17，Q18的集电极分别与第二锁存器2中的第二交叉耦合电路Q11，Q12的集电极相连，该第五差分电路Q17，Q18的发射极与第二锁存器2的电流输入端相连；电流源电路设为两个，且第一电流源电路4a与第一锁存器I的电流输入端相连，为第一锁存器2提供稳定的电流，第二电流源电路4b与第二锁存器2的电流输入端相连，为第二锁存器2提供稳定的电流；作为优选，所述的第一锁存器I包括第一差分电路Ql，Q2、第二差分电路Q5,Q6和第一交叉耦合电路Q3，Q4，该第一差分电路Ql，Q2的集电极与第一交叉耦合电路Q3，Q4的集电极相连，第二差分电路中的Q5集电极与第一差分电路Ql，Q2的发射极相连，第二差分电路中的Q6集电极与第一交叉耦合电路Q3，Q4的发射极相连。作为优选，所述的第二锁存器2包括第三差分电路Q9，Q10、第四差分电路Q13，Q14和第二交叉耦合电路Ql I，Q12，该第三差分电路Q9，QlO的集电极与第二交叉耦合电路Ql I，Q12的集电极相连，第四差分电路中的Q13集电极与第三差分电路Q9，QlO的发射极相连，第四差分电路中Q14集电极与第二交叉耦合电路Qll，Q12的发射极相连。作为优选，所述的第一电流源电路4a包括晶体管Q7、晶体管Q8以及电阻R5 ;晶体管Q7的基极与晶体管Q8的基极相连后与电阻R5相连，构成第一镜像电流源；晶体管Q8的集电极与第二差分电路Q5，Q6的发射极相连。作为优选，所述的第二电流源电路4b包括晶体管Q15、晶体管Q16以及电阻R6 ;晶体管Q15的基极与晶体管Q16的基极相连后与电阻R6相连，构成第二镜像电流源；晶体管Q16的集电极与第四差分电路Q13，Q14的发射极相连。作为优选，所述的第一锁存器1、第二锁存器2、预置电路3、第一电流源电路4a和第二电流源4b中的所有的晶体管，均采用异质结双极晶体管HBT。本发明与现有技术相比具有如下优点:I)本发明中由于采用由差分结构构成的预置电路，且仅由两个晶体管构成，因而电路简单，易于实现；同时由于预置电路与第二锁存器的输出端和第二锁存器的电流输入端直接相连，避免了复杂互连造成的寄生效应，提高了整个D触发器的速度；2)本发明由于采用两个电流源电路分别为第一锁存器和第二锁存器提供电流，避免了第一锁存器与第二锁存器电路的互相干扰，提高了第一锁存器、第二锁存器电路工作的稳定性；同时由于电流源均采用镜像电流源结构，电流源对其他干扰信号不敏感，提高了电流源的稳定性；3)由于本发明采用了异质结双极晶体管HBT，该晶体管相位噪声特性优良、频率特性好，所以用其搭建的高速D触发器电路的相位噪声低、工作频率高。
图1是现有的程序分频器的结构示意图；图2是现有的基于晶体管的闻速D触发器的电路单兀不意图；图3是本发明基于晶体管的高速D触发器电路的结构框图；图4是本发明基于晶体管的闻速D触发器的电路原理图；图5是本发明的仿真结果图。
具体实施方式
为使本发明的技术方案更加清楚明白，以下结合具体实施例，并参照附图，对本发明进一步详细说明。参照图3，本发明提供的高速D触发器包括第一锁存器1、第二锁存器2、预置电路
3、第一电流源电路4a和第二电流源电路4b。其中，第二锁存器2的输入端与第一锁存器I的输出端相连；第二锁存器2的输出端与预置电路3相连，该预置电路3采用差分结构，其对外部电路输入的预置信号进行采样并输出；第一电流源电路4a、第二电流源电路4b分别和第一锁存器、第二锁存器相连并为其提供稳定电流；外部的输入信号对预置电路进行控制，实现电路功能的转换。参照图4，所述的基于晶体管的高速D触发器中，各个单元电路的结构如下:第一锁存器,主要由第一差分电路Ql, Q2、第二差分电路Q5, Q6、第一交叉稱合电路Q3，Q4、偏置电阻Rl，R2组成。该第一差分电路Ql，Q2的集电极分别与偏置电阻Rl，R2相连，偏置电阻Rl，R2为第一差分电路Ql，Q2提供直流偏置，同时，第一差分电路中Ql，Q2的集电极分别与第一交叉耦合电路Q3，Q4的集电极相连，以使第一差分电路Ql，Q2采样得到的信号输出给第一交叉耦合电路Q3，Q4 ;第二差分电路中Q5的集电极与第一差分电路中Q1，Q2的发射极相连，第二差分电路中Q6的集电极与第一交叉耦合电路中Q3，Q4的发射极相连。通过外部输入的两个差分时钟信号CLK、CLKN控制第二差分电路Q5，Q6的关断和开启，从而实现对通过第一差分电路Ql，Q2以及第一交叉耦合电路Q3，Q4电流大小的控制。在触发器工作模式时，当输入的时钟信号CLK为高电平，而时钟信号CLKN为低电平时，第一锁存器I对输入的差分数据信号D，DN进行采样，并且输出给第二锁存器；当输入的时钟信号CLK为低电平,而时钟信号CLKN为高电平时,第一差分电路不再米样数据,第一交叉I禹合电路Q3，Q4将锁存的信号传给第二锁存器。第二锁存器2，主要由第三差分电路Q9，Q10、第四差分电路Q13，Q14、第二交叉耦合电路Qll，Q12、偏置电阻R3，R4组成。该第三差分电路Q9，QlO的集电极分别与偏置电阻R3，R4相连，使偏置电阻R3，R4为第三差分电路Q9，QlO提供直流偏置，同时，第三差分电路中Q9，Q10的集电极分别与第二交叉耦合电路Q11，Q12的集电极相连，以使第三差分电路Q9，Q10将采样得到的信号输出给第二交叉耦合电路Q11，Q12 ;第四差分电路中Q13的集电极与第三差分电路中Q9，QlO的发射极相连，Q14的集电极与第二交叉耦合电路中Q11，Q12的发射极相连，通过外部输入的差分时钟信号CLK和时钟信号CLKN控制第四差分电路Q13，Q14的关断和开启，从而实现对通过第三差分电路Q9，QlO和第二交叉耦合电路Ql I，Q12电流大小的控制。在触发器工作模式时，当输入的时钟信号CLK为低电平，而时钟信号CLKN为高电平时,第二锁存器对第一锁存器输入的数据信号进行米样后输出；当输入的时钟信号CLK为高电平，而时钟信号CLKN为低电平时，第三差分电路不再采样数据，第二交叉耦合电路Qll，Q12输出锁存的信号。预置电路3，主要由第五差分电路Q17，Q18组成。该第五差分电路Q17，Q18的集电极分别与第二交叉耦合电路Q17，Q18的集电极相连，第五差分电路Q17，Q18的发射极与第四差分电路Q13，Q14相连，用于对外界输入的预置信号采样并输出。第一电流源电路4a，由晶体管Q7，晶体管Q8和电阻R5构成，Q8的集电极与第一锁存器中的第二差分电路Q5, Q6的发射极相连,第一电流源电路4a为第一锁存器提供稳定的电流。
第二电流源电路4b，由晶体管Q15，晶体管Q16和电阻R6构成，Q16的集电极与第二锁存器中的第四差分电路Q13，Q14的发射极相连，第二电流源电路4b为第二锁存器提供稳定的电流。以上所述的第一锁存器1、第二锁存器2、预置电路3、电流源电路4中的所有晶体管，即晶体管Qf Q18，均采用异质结双极晶体管HBT，由于该晶体管相噪特性良好、频率特性好，所以由其搭建的本发明中的D触发器相位噪声低、工作频率高。本发明的工作原理如下:当外部输入的电压信号RE和REl为差分信号时，本发明的D触发器工作在预置模式下，输出的差分电压信号分别为Q和QN。当输入的电压信号RE为高电平,输入的电压信号REl为低电平时，晶体管Q18开启，晶体管Q17关断，输出的差分电压信号Q直接与电流源4b连通,此时输出的差分电压信号Q为低电平，而输出的差分电压信号QN为高电平，实现了预置电路的清O功能。当输入的电压信号RE为低电平，输入的电压信号REl为高电平时，晶体管Q18关断，晶体管Q17开启，输出的差分电压信号QN直接与电流源4b连通，此时输出的差分电压信号Q为高电平，而输出的差分电压信号QN为低电平，实现预置电路的置I功能。由以上可知D触发器工作在预置模式下时输出信号的电平变化随预置信号改变，实现了预置功能。当外部输入的电压信号RE和REl均为低电平时，本发明的D触发器工作在触发器模式下。晶体管Q17和晶体管Q18均关断，第一锁存器和第二锁存器正常工作。外部输入的差分时钟信号是CLK和CLKN，外部输入的差分数据信号是D和DN。当外部输入的差分时钟信号CLK为高电平,而外部输入的差分时钟信号CLKN为低电平时,第一锁存器I对外部输入的差分数据信号D和外部输入的差分数据信号DN进行采样并输出，同时第二锁存器2输出第二交叉耦合电路Qll和Q12中锁存的信号；当外部输入的差分时钟信号CLK为低电平，而外部输入的差分时钟信号CLKN为高电平时,第一锁存器I输出第一交叉稱合电路Q3和Q4中锁存的信号，同时第二锁存器2对第一锁存器I输入的信号进行米样并且输出。由上述分析可知，在外部输入的差分时钟信号CLKN上升沿，所述的D触发器对外部输入的差分数据信号D和DN进行采样后分别通过差分电压信号Q和QN输出，即实现了触发器的功倉泛。本发明的效果可通过以下仿真进行进一步说明:1.仿真条件:在微波仿真软件ADS中，设置D触发器外部输入的差分时钟信号CLK和外部输入的差分时钟信号CLKN为相位相反、频率均为4GHz的方波信号；设置外部输入的差分数据信号D和外部输入的差分数据信号DN为相位相反、周期为1.6ns的方波信号；设置外部输入的电压信号REl为周期是12ns，占空比是1/3，延时是16ns的方波信号，设置外部输入的电压信号RE为周期是12ns,占空比是1/3,延时是8ns的方波信号。2.仿真内容以及结果在上述仿真条件下，对本发明的基于HBT的高速D触发器进行瞬态仿真，仿真得到的输出信号波形如图5所示。从图5可见，输出信号稳定后，在4 8ns和12 16ns时，夕卜部输入的电压信号RE和外部输入的电压信号REl都是低电平，在外部输入的差分时钟信号CLKN上升沿到来时,输出的差分电压信号Q的电平随着外部输入的差分数据信号D电平而变化，可见该高速D触发器实现了 D触发器的功能；在8 12ns，外部输入的电压信号RE为高电平，外部输入的电压信号REl低电平时，输出的差分电压信号Q保持低电平，可见该D触发器实现了清O功能；在16 20ns,外部输入的电压信号RE为低电平,外部输入的电压信号REl为高电平时,输出的差分电压信号Q保持高电平，可见该D触发器实现了置I功能。由以上仿真结果可知，本发明能实现D触发器的功能，且工作频率高，至少能工作在4GHz，适用于高速程序分频器中。以上描述仅是本发明的一个具体实例，显然对于本领域的专业人员来说，在了解了本发明的内容和原理后，都可能在不背离本发明原理、结构的情况下，进行形式和细节上的各种修正和改变，但是这些基于本发明思想的修正和改变仍在本发明的权利要求保护范围内。
权利要求
1.一种基于晶体管器件的高速D触发器，包括第一锁存器(I)、第二锁存器(2)、预置电路(3)和电流源电路(4)，所述预置电路(3)用于对外界输入的预置信号进行信号采样，从而实现预置功能；所述第二锁存器(2)中的输入端与第一锁存器(I)的输出端相连，第二锁存器(2)的输出端与预置电路(3)相连，电流源电路(4)与第一锁存器(I)和第二锁存器(2)相连； 其特征在于: 预置电路(3)由第五差分电路Q17，Q18构成，该第五差分电路Q17，Q18的集电极分别与第二锁存器(2)中的第二交叉耦合电路Q11，Q12的集电极相连，该第五差分电路Q17，Q18的发射极与第二锁存器(2)的电流输入端相连； 电流源电路设为两个，且第一电流源电路(4a)与第一锁存器(I)的电流输入端相连，为第一锁存器(I)提供稳定的电流，第二电流源电路(4b)与第二锁存器(2)的电流输入端相连，为第二锁存器(2)提供稳定的电流。
2.根据权利要求1所述的高速D触发器，其特征在于所述第一锁存器(I)包括第一差分电路Ql，Q2、第二差分电路Q5，Q6和第一交叉耦合电路Q3，Q4，该第一差分电路Ql，Q2的集电极与第一交叉耦合电路Q3，Q4的集电极相连，第二差分电路中的Q5集电极与第一差分电路Q1，Q2的发射极相连，第二差分电路中的Q6集电极与第一交叉耦合电路Q3，Q4的发射极相连。
3.根据权利要求1所述的高速D触发器，其特征在于所述第二锁存器(2)包括第三差分电路Q9，QIO、第四差分电路Q13，Q14和第二交叉耦合电路Q11，Q12，该第三差分电路Q9，QlO的集电极与第二交叉耦合电路Qll，Q12的集电极相连，第四差分电路中的Q13集电极与第三差分电路Q9，QlO的发射极相连，第四差分电路中Q14集电极与第二交叉耦合电路QlI，Q12的发射极相连。
4.根据权利要求1所述的高速D触发器，其特征在于第一电流源电路(4a)包括晶体管Q7、晶体管Q8以及电阻R5 ;晶体管Q7的基极与晶体管Q8的基极相连后与电阻R5相连，构成第一镜像电流源；晶体管Q8的集电极与第二差分电路Q5，Q6的发射极相连。
5.根据权利要求1所述的高速D触发器，其特征在于第二电流源电路(4b)包括晶体管Q15、晶体管Q16以及电阻R6 ;晶体管Q15的基极与晶体管Q16的基极相连后与电阻R6相连，构成第二镜像电流源；晶体管Q16的集电极与第四差分电路Q13，Q14的发射极相连。
6.根据权利要求2或3或4或5所述的高速D触发器，其特征在于所述第一锁存器(I)、第二锁存器(2)、预置电路(3)、第一电流源电路(4a)和第二电流源(4b)中的所有的晶体管，均采用异质结双极晶体管HBT。
全文摘要
本发明公开了一种基于晶体管器件的高速D触发器，主要解决现有D触发器相位噪声高和工作频率低的问题。其主要由第一锁存器(1)、第二锁存器(2)、预置电路(3)、第一电流源电路(4a)和第二电流源电路(4b)组成。由差分电路构成的预置电路(3)分别与第二锁存器(2)的输出端和第二锁存器(2)的电流输入端相连，预置电路(3)受外部信号控制实现预置功能；第一电流源电路(4a)与第一锁存器(1)的电流输入端相连，为第一锁存器(1)提供稳定的电流，第二电流源电路(4b)与第二锁存器(2)的电流输入端相连，为第二锁存器(2)提供稳定的电流。本发明电路简单，具有相位噪声低及工作频率高等优点，可应用于高速程序分频器中。
文档编号H03K3/012GK103138715SQ20131002804
公开日2013年6月5日 申请日期2013年1月24日 优先权日2013年1月24日
发明者吕红亮, 刘一峰, 张金灿, 张义门, 张玉明, 周威 申请人:西安电子科技大学