专利名称：一种逐次逼近型模数转换器的制作方法
技术领域：
本发明属于集成电路技术领域，具体涉及一种模数转换器，特别是逐次逼近型模数转换器。
背景技术：
图1显示了一个传统的逐次逼近型模数转换器，它包括数模转换器100，比较器105，以及逐次逼近逻辑电路110。其中，逐次逼近逻辑电路110由移位寄存器120和数据寄存器115组成。移位寄存器120是一个由若干移位寄存单元140-f 140-n组成的阵列，每个移位寄存单元都具有一个数据输入端D，一个输出端Q，一个时钟输入端Ck ;其中，任一移位寄存单元140-1的数据输入端都耦合到上一级140-(1-l)的输出端，第一个移动寄存单元的数据输入端耦合到所述移位寄存器的输入端121，每个移位寄存单元的时钟输入端耦合到所述移位寄存器的时钟输入端136。第i个移位寄存单元140-1的输出端耦合到移位寄存器120的第i个输出端122-1。数据寄存器115包含一个由数据寄存单元145-f 145-n组成的阵列，数据寄存单元145-1具有数据输入端D，输出端Q。数据寄存单元145-1的数据输入端D耦合到比较器105的输出107，它的输出端Q耦合到数模转换器100的第i位输入231-1。比较器105用来比较输入信号101与数模转换器的输出102。比较器105的工作时钟131由时钟源130提供，比较器在工作时钟的逻辑电平发生跳变的时候工作。逻辑门135用来检测比较器的比较是否完成，在图1的这种实现电路中，逻辑门135实际上是或门。比较器复位的时候，其两个输出106、107均为逻辑0，135的输出136为逻辑0，比较器105在时钟源输出131的逻辑电平发生跳变时工作，106、107中的一个由逻辑O跳变为1，使得逻辑门135的输出136由逻辑O跳变到逻辑1，触发移位寄存器120。如果在136跳变以前，移位寄存器的第i_l位输出122- (1-Ι)为高，第i位输出122-1为低，那么在136跳变以后，移位寄存器的第i位输出122-1也由低变为高。然后，第i个数据寄存单元145-1被触发，使得其输出231-1捕捉比较器的输出107的值。由于231同时也是数模转换器100的输入，在信号231-1发生变化的时候，数模转换器100的输出102相应的改变，输入到比较器105，等待时钟131的下一次跳变。这个过程一直进行下去，移位寄存器120的η位输出依次跳变为高，数据寄存器115里面的数据寄存单元145依次被触发，存储比较器的比较结果，直到所有的数据寄存单元用完。此时数据寄存器115的η位输出231-f 231-η就是该逐次逼近型模数转换器的输出。在图1所示的一种实现方案中，移位寄存单元140和数据寄存单元145均为常见的D触发器。它有多种实现形式，比如说静态D触发器或者动态D触发器，还可以有其它的实现形式。该逐次逼近型模数转换器的转换速度受限于很多因素，从比较器输出到数模转换器的输入之间的逻辑延时就是其中之一。如图2所示，该逻辑延时经过逻辑门135，移位寄存单元140-1，数据寄存单元145-1。其中，逻辑门135(或门)的延时大约在3 4个反相器延时之间，移位寄存单元和数据寄存单元的延时也大约在2 4个反相器延时之间。总的逻 辑延时大约在7 12个反相器延时之间，因此传统逐次逼近型模数转换器转换速度慢。
发明内容
本发明所要解决的技术问题是:克服传统逐次逼近型模数转换器转换速度慢的问题，提供一种用于模数转换器的高速自锁寄存器，可以大幅削减了从比较器输出比较结果到数模转换器动作的延时，显著提升模数转换器的转换速率。本发明技术解决方案:一种用于模数转换器的高速自锁寄存器，一种逐次逼近型模数转换器，包含一个数模转换器，一个比较器，一个逐次逼近逻辑电路，一个时钟源；所述逐次逼近控制逻辑电路包含一个移位寄存器，一个数据寄存器；所述移位寄存器具有一个输入端，一个时钟输入端，若干输出端；所述移位寄存器是一个由若干移位寄存单元组成的阵列，每个所述移位寄存单元均具有一个数据输入端，一个输出端，一个时钟输入端；每个所述移位寄存单元的数据输入端耦合到上一级的输出端，第一个所述移位寄存单元的数据输入端耦合到所述移位寄存器的输入端，每个所述移位寄存单元的时钟输入端耦合到所述移位寄存器的时钟输入端，每个所述移位寄存单元的输出端都耦合到所述移位寄存器的若干输出端之一；所述数据寄存器包含一个由若干数据寄存单元组成的阵列，每个所述数据寄存单兀均具有一个数据输入端，一个输出端；每个所述数据寄存单元的数据输入端耦合到所述比较器的输出端，每个所述数据寄存单元的输出端耦合到所述数模转换器的若干输入之一；所述比较器比较输入信号与数模转换器的输出；所述时钟源控制所述比较器；其特点在于:每个所述数据寄存单元还具有第一与第二时钟输入端；每个所述数据寄存单元均包含第一、第二、第三、第四晶体管，第一与第二电位，一个短路电容，一个自锁开关，第一、第二、第三反相器；所述第一、第二、第三、第四晶体管具有栅端，源端和漏端；所述第一晶体管的源端耦合到所述数据寄存单元的第一电位；所述第一与第二晶体管的漏端经过第一反相器后耦合到所述数据寄存单元的输出端；所述第二晶体管的源端与第三晶体管的漏端通过所述短路电容耦合到所述数据寄存单元的第二电位；所述第三晶体管的源端耦合到所述第四晶体管的漏端；所述第四晶体管的源端耦合到所述数据寄存单元的第二电位；所述第一晶体管的栅端耦合到所述数据寄存单元的第一时钟输入端；所述第二晶体管的栅端耦合到所述数据寄存单元的数据输入端；所述第三晶体管的栅端与第四晶体管的栅端可以互换，分别耦合到所述第一时钟输入端或者第三反相器的输出端；所述第三反相器的输入端耦合到所述第二时钟输入端；
所述数据寄存单元的输出端通过所述第二反相器耦合到所述自锁开关的一端，所述自锁开关的另一端耦合到所述第二晶体管的源端与第三晶体管的漏端；所述自锁开关由所述数据寄存单元的第二时钟输入端控制；每个所述数据寄存单元的第一时钟输入端都耦合到所述移位寄存单元之一的输出端，每个所述数据寄存单元的第二时钟输入端都耦合到所述移位寄存单元之一的下一级的输出端。所述第一晶体管为P型MOS晶体管，第二、第三、第四晶体管为η型MOS晶体管。所述第一晶体管为η型MOS晶体管，第二、第三、第四晶体管为ρ型MOS晶体管。所述自锁开关为CMOS传输门。所述短路电容由MOS电容实现。所述移位寄存单元由D触发器实现。本发明与现有技术具有以下有益效果:本发明针对传统的逐次逼近模数转换器，显著缩短了从比较器的输出到数模转换器的输入之间的逻辑延时，能显著提高逐次逼近型模数转换器的转换速度。
图1为传统的逐次逼近型模数转换器；图2为传统逐次逼近型模数转换器从比较器到DAC之间的延时路径；图3本发明的逐次逼近型模数转换器；图4为本发明中数据寄存单元的数据输入端的输入信号上升沿来临时刻的瞬间放电路径；图5为本发明中数据寄存单元的自锁过程示意图；图6为从比较器输出到数模转换器控制端的信号路径。
具体实施例方式如图1-6所不,本发明的电路相对传统的方案有如下几个改动:第一是将传统的数据寄存器中的D触发器改造成了图3里面虚线圆圈所示的动态电路235。与传统的只有一个时钟输入的D触发器不同，新的动态电路(以下称新的数据寄存单元)包含两个时钟输入端:第一时钟输入端Cki和第二时钟输入端Cki+1，其中，Ck1-合到第i个移位寄存单元的输出142-1，Cki+1耦合到第i+Ι个移位寄存单元的输出142-1+l。新的数据寄存单元235包含第一晶体管300，第二晶体管330，第三晶体管320，第四晶体管325 ;短路电容315,自锁开关335,第一反相器305,第二反相器310,第三反相器340。第一晶体管300的源端耦合到电源(第一电位)，第一晶体管300与第二晶体管330的漏端率禹合到第一反相器305的输入端,第一反相器的输出I禹合到数据寄存单兀的输出端302 ；第二晶体管330的源端与第三晶体管320的漏端通过短路电容315耦合到地(第二电位)；第三晶体管320的源端耦合到第四晶体管325的漏端；第四晶体管325的源端耦合到地(第二电位)。第一晶体管300的栅端耦合到数据寄存单元235的第一时钟输入端Ckitl第二晶体管的栅端耦合到数据寄存单元235的数据输入端D。第三晶体管的栅端与第四晶体管的栅端可以互换，分别耦合到数据寄存单元235第一时钟输入端Cki或第二反相器的输出端。第二反相器的输入端为第二时钟Cki+1。第一晶体管与第二晶体管的漏端经过由第一与第二反相器构成的延时模块后，耦合到自锁开关335的一端，335的另一端耦合到第二晶体管的源端与第三晶体管的漏端；自锁开关由数据寄存单元的第二时钟输入端控制Kki耦合到第i个移位寄存单元的输出142-1, Cki+1耦合到第i+Ι个移位寄存单元的输出142- (i+1)。本发明的电路相对传统的方案的第二种改动是移位寄存器的时钟输入改为比较器的控制时钟131。这样，在比较器105输出结果以前，移位寄存器120就已经准备就绪了。新的数据寄存单元235只有在Cki=l，Cki+1=0时才选通，也就是说第一晶体管300断开，第三、第四晶体管导通，自锁开关335断开的状态。该数据寄存单元235实质上是预充电逻辑的动态电路，只要比较器105输出比较结果，节点301就能输出其反相结果。但如果没有短路电容315，那放电电流就要经过三个晶体管，导致的延时大约为6个反相器延时，这相比起传统的由D触发器构成的时序逻辑电路，速度上的优势并不明显。加上短路电容315以后，短路电容相当于交流短路，瞬态放电电流将通过它直接流到地，将这一级的逻辑延时缩小到了一个反相器延时，相比传统的时序逻辑电路，有显著的速度优势。然而，如果没有由反相器305、310以及自锁开关335构成的自锁回路，该数据寄存单元235并不能一直保持本次的运算结果。虽然下一次比较器输出结果以前，Cki与Cki+1均等于1，第三第四晶体管中的一个会断开，避免了到地的连续放电电流，但是由于短路电容的存在，节点301上的电荷会与短路电容上的电荷进行重新分配(如果第二晶体管导通)，导致该数据寄存单元235的错误输出结果。因此，本发明设计的自锁回路，在第三或第四晶体管截止的同时，闭合自锁开关335，强制使节点303的逻辑电平等于节点301的逻辑电平，这样，在下一个比较器的比较结果到来之后，不管第二晶体管是否导通，都不会改变节点301的逻辑电平，也就不会改变该数据寄存单元235的输出结果。另一个隐藏的电路技巧是，在整个逐次逼近逻辑电路复位的时候，Ckl-Ckn均变为逻辑0，比较器105也复位，第一晶体管导通，第二晶体管截止，第三或第四晶体管截止，节点301被充电到逻辑高电平，而节点303将保留以前的逻辑电平，而不是本发明想要的逻辑低电平。只有在数据寄存单元235-1被选通，Cki=l，Cki+1=0的时刻，第三第四晶体管均导通，节点303才会被放电。所以，短路电容的大小必须经过精心设计，以保证在比较器输出比较结果以前，节点303被充分放电。由于NMOS晶体管相比PMOS晶体管，相应速度更快，所以本发明的第一晶体管为P型MOS晶体管，第二、第三、第四晶体管为η型MOS晶体管。其实，将第一晶体管设计为η型MOS晶体管，第二、第三、第四晶体管为ρ型MOS晶体管也能实现类似功能，不过性能稍差。为了使这种改动正常工作，需要相应的调整比较器的极性，使得其在复位状态的输出，能够使得第二晶体管正常截止。本实施例中的移位寄存单元由D触发器实现。本发明未详细阐述部分属于本领域公知技术。以上公开的仅为本发明的具体实施例。根据本发明提供的技术思想，本领域的技术人员能思及的变化，都应落入本发明的保护范围内。
权利要求
1.一种逐次逼近型模数转换器，包含一个数模转换器，一个比较器，一个逐次逼近逻辑电路，一个时钟源； 所述逐次逼近控制逻辑电路包含一个移位寄存器，一个数据寄存器； 所述移位寄存器具有一个输入端，一个时钟输入端，若干输出端； 所述移位寄存器是一个由若干移位寄存单元组成的阵列，每个所述移位寄存单元均具有一个数据输入端，一个输出端，一个时钟输入端； 每个所述移位寄存单元的数据输入端耦合到上一级的输出端，第一个所述移位寄存单元的数据输入端耦合到所述移位寄存器的输入端，每个所述移位寄存单元的时钟输入端耦合到所述移位寄存器的时钟输入端，每个所述移位寄存单元的输出端都耦合到所述移位寄存器的若干输出端之一； 所述数据寄存器包含一个由若干数据寄存单元组成的阵列，每个所述数据寄存单元均具有一个数据输入端，一个输出端； 每个所述数据寄存单元的数据输入端耦合到所述比较器的输出端，每个所述数据寄存单元的输出端耦合到所述数模转换器的若干输入之一； 所述比较器比较输入信号与数模转换器的输出； 所述时钟源控制所述比较器； 其特征在于: 每个所述数据寄存单元还具有第一与第二时钟输入端； 每个所述数据寄存单元均包含第一、第二、第三、第四晶体管，第一与第二电位，一个短路电容，一个自锁开关，第一、第二、第三反相器； 所述第一、第二、第三、第四晶体管具有栅端，源端和漏端； 所述第一晶体管的源端耦合到所述数据寄存单元的第一电位； 所述第一与第二晶体管的漏端经过第一反相器后耦合到所述数据寄存单元的输出端; 所述第二晶体管的源端与第三晶体管的漏端通过所述短路电容耦合到所述数据寄存单元的第二电位； 所述第三晶体管的源端耦合到所述第四晶体管的漏端； 所述第四晶体管的源端耦合到所述数据寄存单元的第二电位； 所述第一晶体管的栅端耦合到所述数据寄存单元的第一时钟输入端； 所述第二晶体管的栅端耦合到所述数据寄存单元的数据输入端； 所述第三晶体管的栅端与第四晶体管的栅端可以互换，分别耦合到所述第一时钟输入端或者第三反相器的输出端； 所述第三反相器的输入端耦合到所述第二时钟输入端； 所述数据寄存单元的输出端通过所述第二反相器耦合到所述自锁开关的一端，所述自锁开关的另一端耦合到所述第二晶体管的源端与第三晶体管的漏端； 所述自锁开关由所述数据寄存单元的第二时钟输入端控制； 每个所述数据寄存单元的第一时钟输入端都耦合到所述移位寄存单元之一的输出端，每个所述数据寄存单元的第二时钟输入端都耦合到所述移位寄存单元之一的下一级的输出端。
2.根据权利要求1所述的逐次逼近型模数转换器，其特征在于:所述第一晶体管为P型MOS晶体管，第二、第三、第四晶体管为η型MOS晶体管。
3.根据权利要求1所述的逐次逼近型模数转换器，其特征在于:所述第一晶体管为η型MOS晶体管，第二、第三、第四晶体管为P型MOS晶体管。
4.根据权利要求1所述的逐次逼近型模数转换器，其特征在于:所述自锁开关为CMOS传输门。
5.根据权利要求1所述的逐次逼近型模数转换器，其特征在于:所述短路电容由MOS电容实现。
6.根据权利要求1所述的逐次逼近型模数转换器，其特征在于:所述移位寄存单元为D触发器 。
全文摘要
本发明公开了一种逐次逼近型模数转换器，包含一个数模转换器，一个比较器，一个逐次逼近逻辑电路，一个时钟源；逐次逼近逻辑电路包括一个移位寄存器，一个数据寄存器。数据寄存器中的单元包含第一、第二、第三、第四晶体管，第一与第二电位，一个短路电容，一个自锁开关，第一、第二、第三反相器。本发明大幅削减了从比较器输出比较结果到数模转换器动作的延时,因此可以显著提升模数转换器的转换速率。
文档编号H03M1/38GK103199864SQ201310048708
公开日2013年7月10日 申请日期2013年2月7日 优先权日2013年2月7日
发明者贺林, 吕伟, 杨家琪, 罗多纳, 杨灿美, 林福江 申请人:中国科学技术大学