数字锁相回路装置及其方法与流程

本发明关于数字锁相回路装置，特别关于根据控制信号及偏移信号以产生输出时脉的数字锁相回路装置。

背景技术：
请参照图1，数字锁相回路装置（digitalphaselockloop，DPLL）100包含：时间数字转换器（timetodigitalconverter，TDC）110、数字回路滤波器120、数字控制振荡器（digitallycontrolledoscillator，DCO）130及除N电路（divide-by-Ncircuit）140。时间数字转换器110接收参考时脉及反馈时脉并输出代表参考时脉与反馈时脉之间的时序差的时序误差信号。数字回路滤波器120接收时序误差信号并通过过滤时序误差信号而输出控制信号。数字控制振荡器130用以接收控制信号并输出由控制信号控制的振荡频率的输出时脉。除N电路140接收输出时脉并通过将输出时脉除以N，而输出反馈时脉，其中N为整数。当参考时脉快于反馈时脉时，时序误差信号为正，其导致控制信号增加，进而造成输出时脉的频率增加，并且相应产生反馈时脉。当参考时脉慢于反馈时脉时：时序误差信号为负，其导致控制信号下降，进而造成输出时脉的频率下降，并且相应产生反馈时脉。因此，以闭回路的方式控制输出时脉的时序，使得反馈时脉的时序追踪参考时脉的时序。时间数字转换器110为数字锁相回路装置100的重要功能区块。为了反馈时脉能精确地追踪参考时脉，时间数字转换器110必须具有高精度。时间数字转换器110将参考时脉与反馈时脉之间的时序差量化成代表时序误差信号的数字。时间数字转换器110的精度由最低有效位（leastsignificantbit，LSB）的权重所决定。现有技艺的时间数字转换器110通常是由多个单位延迟单元的串连所构建，且最低有效位的权重由单位延迟单元的延迟所决定。在现今互补金属氧化物半导体（complementarymetal-oxidesemiconductor，CMOS）的技术中，单位延迟单元的延迟通常在约10ps左右。因此，时序侦测的精度限制在10ps。虽然为了寻求改善时间数字转换器的精度已下了很多 努力，但仍难以在电路面积及功率消耗上无付出高代价之下达到高精度。一种不使用时间数字转换器的数字锁相回路装置的时序侦测方法被期待的。

技术实现要素：
为解决现有技术中的上述问题，本发明提供了一种数字锁相回路装置及其方法。本发明提供了一种数字锁相回路装置包含：模拟数字转换器（analog-to-digitalconverter，ADC）、第一数字回路滤波器、偏移信号产生电路、加法器及数字控制振荡器。模拟数字转换器依据由参考时脉所定义的时序将输出时脉转换成为第一数字信号。第一数字回路滤波器接收第一数字信号及输出控制信号。偏移信号产生电路接收参考时脉及输出时脉，并根据相对于参考时脉频率的输出时脉的频率误差来输出偏移信号。加法器加总控制信号及偏移信号而产生偏移控制信号。数字控制振荡器依据偏移控制信号输出输出时脉。在一些实施例中，偏移信号产生电路可包括频率检测器及第二数字回路滤波器。频率检测器接收参考时脉及输出时脉并输出代表输出时脉的频率误差的第二数字信号。其中，第二数字信号代表输出时脉的频率误差。第二数字回路滤波器接收第二数字信号及输出偏移信号。在一些实施例中，于初始阶段时，控制信号冻结，但偏移信号具有适应性，直到输出频率的频率误差接近于零。在一实施例中，一种数字锁相回路装置包含：模拟数字转换器、第一数字回路滤波器及数字控制振荡器。模拟数字转换器依据由参考时脉所定义的时序将输出时脉转换成为第一数字信号。第一数字回路滤波器接收第一数字信号及输出控制信号。数字控制振荡器依据控制信号输出输出时脉。在一实施例中，一种数字锁相回路的方法包含：接收参考时脉、依照参考时脉的时序取样输出时脉的电压电平、对电压电平执行模拟数字转换来产生第一数字信号、对第一数字信号进行滤波来产生控制信号、根据相对于参考时脉频率的输出时脉的频率误差而产生偏移信号、加总控制信号与偏移信号而产生偏移控制信号、及利用偏移控制信号所控制的数字控制振荡器而产 生输出时脉。在一些实施例中，产生偏移信号的步骤可还包含：利用参考时脉的参考频率侦测输出时脉的频率来产生第二数字信号、以及通过对第二数字信号进行滤波来产生偏移信号。在一实施例中，一种数字锁相回路的方法包含：接收参考时脉、依照参考时脉的时序取样输出时脉的电压电平、对电压电平执行模拟数字转换来产生第一数字信号、对第一数字信号进行滤波来产生控制信号、及利用控制信号所控制的数字控制振荡器而产生输出时脉。附图说明图1为现有技艺的数字锁相回路装置的功能方块图。图2为数字锁相回路装置的示范时序示意图。图3A为依照本发明一实施例的数字锁相回路装置的功能方块图。图3B为依照本发明另一实施例的数字锁相回路装置的功能方块图。其中，附图标记说明如下：100：数字锁相回路装置110：时间数字转换器120：数字回路滤波器130：数字控制振荡器140：除N电路201：第二电平202：第一电平203：第二电平204：第一电平210：跳脱点220：跳脱点230：时序瞬间240：时序瞬间250：取样点300A：数字锁相回路装置300B：数字锁相回路装置310：模拟数字转换器320：数字回路滤波器330：数字控制振荡器340：偏移信号产生电路341：频率检测器342：辅助数字回路滤波器350：加法器V：取样电压Δ：时序差D：数字信号C：控制信号C’：偏移控制信号C0：偏移信号E：数字信号Σ：加法器具体实施方式以下的详细描述参照所附图式，通过图式说明，揭露本发明各种可实行的实施例。所记载的实施例明确且充分揭露，使所属技术领域中具有通常知识者能据以实施。不同的实施例间并非相互排斥，某些实施例可与一个或一个以上的实施例进行合并而成为新的实施例。因此，下列详细描述并非用以限定本发明。每一时脉信号具有一有限上升/下降时间。因有限上升/下降时间，时脉信号的时序是相关于时脉信号的电平。图2为数字锁相回路装置的示范时序示意图。请参照图2，数字锁相回路装置接收参考时脉并输出一输出时脉以追踪参考时脉的时序。输出时脉与参考时脉周期性地切换于各自的第一电平（202、204）及各自的第二电平（201、203）之间。输出时脉及参考时脉皆因有限上升/下降时间而无法即刻地从各自的第一电平切换至各自的第二电平。有限上升时间的时脉的时序通过时脉上升且达到跳脱点的时序瞬间所定 义。输出时脉上升且于时序瞬间230达到跳脱点210。在另一方面，参考时脉上升且于时序瞬间240达到跳脱点220。如图2所示，输出时脉与参考时脉的间的时序差由时序瞬间230与时序瞬间240之间的时序差（在图2中标示为Δ）所定义。若使用参考时脉来取样输出时脉，在发生取样点250的时序瞬间240所取样的取样电压（在图2中标示为V）正比于时序差Δ。因此，可侦测取样电压V并将取样电压V转换一数字信号，以有效地代表时序差Δ。请参照图3A，在一实施例中，数字锁相回路装置（digitalphaselockloop，DPLL）300A包含：模拟数字转换器（analog-to-digitalconverter，ADC）310、数字回路滤波器320及数字控制振荡器（digitallycontrolledoscillator，DCO）330。数字回路滤波器320耦接在模拟数字转换器310和数字控制振荡器330的间，并且数字控制振荡器330的输出反馈至模拟数字转换器310。模拟数字转换器310用以接收输出时脉并依照参考时脉的时序将输出时脉的电压电平转换成数字信号D。数字回路滤波器320用以接收数字信号D并输出控制信号C。数字控制振荡器330用以接收控制信号C及输出输出时脉。数字锁相回路装置330A与现有技艺的数字锁相回路装置100的差异在于：除N电路140被移除，并且时间数字转换器110由模拟数字转换器310所取代。在参考时脉的上升边缘（例如，参考时脉上升且达到逃脱点的时序瞬间），输出时脉的电压电平被取样并转换成数字信号D。此数字信号D如同前述，其有效地代表参考时脉与输出时脉之间的时序差。在一典型范例中，输出时脉的振幅为1V及上升时间为100ps；于此情况中，当1ps的时序差对应于10mV的电压差，并且能由模拟数字转换器轻易判定。有别于时间数字转换器难以判定约1ps的时序差，模拟数字转换器则能轻易判定10mV的电压。换言之，数字锁相回路装置300A可侦测低于10ps的时序差，因此，数字锁相回路装置300A较现有技艺的数字锁相回路装置100易达成高效能的表现。所期望的模拟数字转换器310具有低延迟量，以减少任何引入控制回路而降低回路稳定性的可能。快闪模拟数字转换器（flashADC）及逐次近似暂 存模拟数字转换器（successiveapproximationregisterADC，SARADC）皆具有低延迟时间（不超过参考时脉的一个周期），并适用于模拟数字转换器310的实施。在现有技艺中，快闪模拟数字转换器及逐次近似暂存模拟数字转换器为熟知的，故于此不再详细说明。在一些实施例中，模拟数字转换器310的取样频率高于输出时脉的频率。较佳地，模拟数字转换器310的取样频率是不小于（高于或等于）5倍的输出时脉的频率。在下列z-转换描述式中反映出数字回路滤波器320的一实施例：C(z)=[Kpz-1+Kiz-1/(1-z-1)]D(z)(1)其中，Kp及Ki为两回路参数，并且此两回路参数由电路设计者所决定。在一些实施例中，数字回路滤波器320可包含一数字积分器。于此，数字积分器电性连接在模拟数字转换器310和数字控制振荡器330的间，并且此数字积分器可实现上述式1的z-转换运算。在现有技艺中，数字控制振荡器为熟知的，故于此不再详细说明。当数字锁相回路装置300A可用于使输出时脉的时序精准追踪参考时脉的时序时，输出时脉的频率因模拟数字转换器310的取样性质而无法非唯一地测定，其中输出时脉的谐波系无法与输出时脉做出区别。举例来说，若参考时脉为100MHz时脉，则模拟数字转换器310无法区别2GHz的输出时脉与1GHz的输出时脉；模拟数字转换器310只能侦测在当前取样瞬间的输出时脉的频率（因此只能侦测输出时脉与参考时脉的时序差），但无法得知自上次取样后输出时脉已切换了多少次。为了确保输出时脉具有唯一测定的频率，进一步的限制条件是必须的。再者，数字锁相回路装置300A可进一步设计一偏移信号产生电路来设定来自数字控制振荡器330的输出时脉的频率。在另一实施例中，请参照图3B，相较于数字锁相回路装置300A，数字锁相回路装置300B还包括偏移信号产生电路340以及加法器350。于此，偏移信号产生电路340提供一辅助频率回路，以设定来自数字控制振荡器330的输出时脉的频率。偏移信号产生电路340连接在数字控制振荡器330的输出和加法器350的输入之间。加法器350的另一输入连接至数字回路滤波器320，以及加法器350的输出连接至数字控制振荡器330。数字控制振荡器330的输出反馈至偏移信号产生电路340。偏移信号产生电路340接收参考时脉及输出时脉，并根据相对于参考时脉频率的输出时脉的频率误差来产生一偏移信号C0。并且，由加法器350将偏移信号C0加入至控制信号C（控制信号C产生自数字回路滤波器320）中，以产生用于控制数字控制振荡器330的偏移控制信号C’。于一些实施例中，偏移信号产生电路340包含频率检测器341及辅助数字回路滤波器342。频率检测器341连接在模拟数字转换器310和辅助数字回路滤波器342之间，并且数字控制振荡器330的输出反馈至频率检测器341。辅助数字回路滤波器342连接在频率检测器341和加法器350之间。频率检测器341用以接收参考时脉及输出时脉并输出代表输出时脉的频率误差的数字信号E。辅助数字回路滤波器342用以接收数字信号E并输出偏移信号C0。在一实施例中，频率检测器341可为一频率计数器，并且此频率计数器用以利用输出时脉来取样及计数参考时脉。于参考时脉的上升边缘，除非侦测到参考时脉的低至高转变，否则计数值增大。当侦测到参考时脉的低至高转变时，锁止计数值且重置计数器并再次重新开始计数。其中，锁止值代表输出时脉与参考时脉的比值的检测。举例来说，若是参考时脉的频率为25MHz并且期望的输出时脉的频率为2GHz，则理想地，频率计数器需于参考时脉的两相邻的低至高转变之间计算到80（即，2GHz/25MHz＝80）。若是锁止后的计数值不同于理想值80的话，则指示出输出时脉的频率误差。将理想值减去锁止后的计数值，则得到代表输出时脉的频率与目标输出频率的间的差的数字信号E。在一实施例中，辅助数字回路滤波器342系由下列z-转换描述式所表示：C0(z)=[K’pz-1+K’iz-1/(1-z-1)]E(z)(2)其中，K’p及K’i为两回路参数，并且此两回路参数由电路设计者所决定。在一些实施例中，辅助数字回路滤波器342可包含一数字积分器。于此，数字积分器电性连接在频率检测器341和加法器350之间，并且此数字积分器可实现上述式2的z-转换运算。在一实施例中，于初始频率撷取阶段（初始阶段），启动偏移信号产生电路340并且忽略来自数字回路滤波器320的控制信号（即有效地强制为零）， 以致使让偏移信号产生电路340仅建立偏移信号C0，以确保输出时脉的频率约等于目标频率。在输出时脉的频率约等于目标频率后，偏移信号产生电路340停止运作、冻结偏移信号C0的值，并且以闭回路方式调整控制信号C以使输出时脉的时序追踪参考时脉的时序。虽然本发明的技术内容已经以较佳实施例揭露如上，然其并非用以限定本发明，任何熟习此技艺者，在不脱离本发明的精神所作些许的更动与润饰，皆应涵盖于本发明的范畴内，因此本发明的保护范围当视后附的申请专利范围所界定者为准。