电平转换器电路的制作方法与工艺

本发明关于一种电平转换器，特别关于一种可承受极端的输入信号电平下降并可补偿装置的工艺、电压与温度变化的电平转换器。

背景技术：
电平转换器用以将具有第一参考电压电平的输入信号转换为具有第二参考电压电平的输出信号。典型的电平转换器通过一对晶体管接收输入信号。然而，当输入信号电平大幅下降时，晶体管的驱动能力就会变差，并且电路的延迟会增加。此外，极端的电压下降可进一步造成不期望的输出信号的工作周期变异，甚至可能因为输入晶体管无法被极低的输入信号电压导通，而造成电平转换器无法作用。为了解决此问题，需要一种新颖的电平转换器设计，其可承受极端的输入信号电平下降，并且可进一步补偿装置的工艺、电压与温度(Process,Voltage,Temperature，简称PVT)变化的电平转换器。

技术实现要素：
本发明特提供一种新的电平转换器，能够解决传统电平转换器所述的缺点。根据本发明的实施例，一种电平转换器电路，包括电平转换器单元以及第一控制单元。电平转换器单元包括用以接收具有既定电平的输入信号的输入节点、用以输出具有所需电平的输出信号的输出节点以及用以输出与输出信号反相的反相输出信号的反相输出节点。第一控制单元耦接至电平转换器单元，并且包括第一晶体管与第二晶体管。第一晶体管耦接于反相输出节点以及用以接收第一控制信号的第一控制节点之间。第二晶体管，耦接于用以接收输入信号的输入节点与接地点之间。根据本发明的另一实施例，一种电平转换器电路，包括电平转换器单元、第一控制单元与第二控制单元。电平转换器单元包括用以接收具有既定电平的输入信号的输入节点、反相输入节点、用以输出具有所需电平的输出信号的输出节点以及用以输出与输出信号反相的反相输出信号的反相输出节点。第一控制单元耦接于输入节点与反相输出节点之间，并且包括包含两个串联耦接的晶体管的第一晶体管串。第二控制单元耦接于反相输入节点与输出节点之间，并且包括包含两个串联耦接的晶体管的第二晶体管串。根据本发明所提供的电平转换器，利用控制晶体管串的启动及停用，上述由于电平转换器的输入晶体管的弱驱动力、或因电平转换器的组件的工艺、电压或温度变异而造成的电平转换器电路延迟增加、输出信号工作周期不期望的变异、或电平转换器无法作用等问题都可以被解决。附图说明图1显示根据本发明实施例所述的电平转换器电路。图2显示根据本发明另一实施例所述的电平转换器电路。图3显示根据本发明另一实施例所述的电平转换器电路。图4显示根据本发明另一实施例所述的电平转换器电路。图5显示根据本发明另一实施例所述的电平转换器电路。图6显示根据本发明另一实施例所述的电平转换器电路。图7显示根据本发明另一实施例所述的电平转换器电路。图8显示根据本发明另一实施例所述的电平转换器电路。图9显示根据本发明另一实施例所述的电平转换器电路。图10显示根据本发明另一实施例所述的电平转换器电路。图11显示根据本发明另一实施例所述的电平转换器电路。图12显示根据本发明另一实施例所述的电平转换器电路。图13显示根据本发明另一实施例所述的电平转换器电路。图14显示根据本发明另一实施例所述的电平转换器电路。图15显示根据本发明另一实施例所述的电平转换器电路。图16显示根据本发明另一实施例所述的电平转换器电路。具体实施方式在说明书及权利要求书当中使用了某些词汇来称呼特定的组件。本领域的技术人员应可理解，硬件制造商可能会用不同的名词来称呼同一个组件。本说明书及权利要求书并不以名称的差异来作为区分组件的方式，而是以组件在功能上的差异来作为区分的准则。在通篇说明书及权利要求书当中所提及的“包含”是开放式的用语，故应解释成“包含但不限定于”。此外，“耦接”一词在此是包含任何直接及间接的电气连接手段。因此，若文中描述第一装置耦接于第二装置，则代表第一装置可直接电气连接于第二装置，或通过其它装置或连接手段间接地电气连接到第二装置。图1显示根据本发明的实施例所述的电平转换器电路。根据本发明的实施例，电平转换器电路100可包括电平转换器单元110、以及耦接至电平转换器单元110的控制单元120与130。电平转换器单元110可包括用以接收具有既定电平的输入信号的输入节点IN、用以输出具有所需电平的输出信号的输出节点OUT、以及用以输出与输出信号反相的反相输出信号的反相输出节点OUTB。电平转换器单元110的输入级可包含一对晶体管MN5与MN6，其分别耦接至输入节点IN与用以接收与输入信号反相的信号(以下称之为反相输入信号)的反相输入节点INB。电平转换器单元110的输出级可包括一对交错耦接的晶体管MN7与MN8，其分别耦接至输出节点OUT与用以输出与输出信号反相的信号(以下称之为反相输出信号)的反相输出节点OUTB。此外，电平转换器单元110可更包括反相器IV1，耦接于输入节点IN与反相输入节点INB之间，用以产生反相输入信号。于图1所示的实施例中，电平转换器单元110可为低转高电平转换器，用以接收具有既定电平(例如，自电压0伏特至VDDL伏特)的输入信号，并且拉高输入信号电平，以产生具有所需电平(例如，自电压0伏特至VDDH伏特)的输出信号，其中VDDL可为整个系统运作的低操作电压，VDDH可为整个系统运作的高操作电压。根据本发明的其它实施例，VDDL亦可为系统芯片内部所使用的内部操作电压，而VDDH可为系统芯片外部所使用的高于电压VDDL的外部操作电压。根据本发明的实施例，控制单元120与130可提供额外的加强路径，用以加强位于电平转换器单元110的输入级的晶体管MN5与MN6的驱动能力。控制单元120可耦接于输入节点IN与反相输出节点OUTB之间，并且可包括晶体管串，晶体管串包含两个串联耦接的晶体管MN1与MN2。控制单元130可耦接于反相输入节点INB与输出节点OUT之间，并且可包括晶体管串，晶体管串包含两个串联耦接的晶体管MN3与MN4。根据本发明的实施例，晶体管MN1可耦接至反相输出节点OUTB，并且包括一个耦接至控制节点TCTL的闸极，用以自控制节点TCTL接收控制信号，而晶体管MN2耦接于晶体管MN1与接地点之间，并且包括耦接至输入节点IN的闸极，用以自输入节点IN接收输入信号。同样地，晶体管MN3可耦接至输出节点OUT，并且包括耦接至控制节点TCTL的闸极，用以自控制节点TCTL接收控制信号，而晶体管MN4耦接于晶体管MN3与接地点之间，并且包括耦接至反相输入节点INB的闸极，用以自反相输入节点INB接收反相输入信号。于此实施例中，仅需要一个额外的控制脚位(pin)(或称控制手指(controlfinger))。输入至控制节点TCTL的控制信号可被用以启动或关闭(或使能/停用)控制单元120与130的加强功能(enhancingfunction)。当晶体管MN1与MN3因应控制信号被导通时，加强功能会被启动(使能)。更具体的说，当加强功能被启动，并且当晶体管MN2或MN4因应输入信号被导通时，将出现额外的加强路径，用以将反相输出节点OUTB或输出节点OUT的电压下拉至接地电压。如此一来，即使出现极端的输入信号电压电平下降，其可能造成晶体管MN5或MN6的驱动能力下降，反相输出节点OUTB或输出节点OUT的电压仍可通过控制单元120或130的晶体管串被快速拉低至接地电压。极端的压降可能发生于，例如，用以输出电压VDDL的电压源被系统的其它装置严重占用。当极端的压降发生时，输入信号电压可由理想的电平(例如，1.2伏特)下降至不期望的电平(例如，0.8伏特)。因此，利用启动加强功能，上述由于电平转换器的输入晶体管的弱驱动力、或因电平转换器的组件的工艺、电压或温度变异而造成的电平转换器电路延迟增加、输出信号工作周期不期望的变异、或电平转换器无法作用等问题都可以被解决。根据所需的操作电压，如图1所示的电平转换器电路100内的晶体管可为厚氧化层晶体管(thick-oxidetransistor)或薄氧化层晶体管(thin-oxidetransistor)。举例而言，于本发明的较佳实施例中，晶体管MN1、MN3、MN5、MN6、MN7与MN8可为厚氧化层晶体管，而晶体管MN2与MN4可为薄氧化层晶体管。更具体来说，当晶体管MN1～MN8均由标准器件(normaldevice)实施时，晶体管MN1、MN3、MN5、MN6、MN7与MN8可为输入/输出器件(I/Odevice)，而晶体管MN2与MN4可为核心器件(coredevice)。值得注意的是，相较于输入/输出器件，核心器件具有较低的操作电压、较薄的氧化层、以及较快的操作速率。此外，值得注意的是，于本发明的其它实施例中，晶体管MN2与MN4也可为厚氧化层晶体管，例如上述的输入/输出器件。因此，本发明并不限于上述任一种实施方式。此外，值得注意的是，于本发明的较佳实施例中，各加强路径中仅需要两个额外的晶体管，并且自控制节点TCTL接收的控制信号电压可被设计于电压VDDL的电压域。由于自控制节点TCTL接收的控制信号与输入信号均具有既定电压电平，因此无须为了产生控制信号而使用额外的电平转换器。此外，于电平转换器电路中引用额外的加强路径的概念亦可应用于不同的电平转换器架构、不同的控制单元架构、并且亦可应用于高转低电平转换器。因此，本发明并不限于以上所述的实施例与其变形。以下段落将介绍更多的实施例，以显示更多不同的变形与安排。图2显示根据本发明的另一实施例所述的电平转换器电路。电平转换器电路200可包括电平转换器单元210、以及耦接至电平转换器单元210的控制单元220与230。电平转换器电路200的结构与电平转换器电路100雷同，差别仅在于晶体管MN1与MN3分别耦接至不同的控制节点TDSEL0与TDSEL1，用以自控制节点TDSEL0与TDSEL1接收相同或不同的控制信号。因此，于此实施例中，由控制单元220与230所提供的额外的加强路径可由相同或不同的控制信号共同或分别被控制(即，启动或关闭)。值得注意的是，于此实施例中，输出信号的工作周期可利用控制控制单元220与230的启动/关闭周期而有弹性地被控制。例如，利用增加控制单元220的启动时间(更具体来说，通过自控制节点TDSEL0所接收到的控制信号增加晶体管MN1导通的时间)，输出信号的高电压电平的脉冲宽度可对应地增加，这是由于晶体管MN8可通过由控制单元220提供的加强路径快速被导通的缘故。另一方面，利用增加控制单元230的启动时间，输出信号的低电压电平的脉冲宽度可对应地增加，这是由于晶体管MN7可通过由控制单元230提供的加强路径快速被导通的缘故。因此，利用调整控制控制单元220与230的启动/关闭周期，输出信号的工作周期可对应地被调整。由于输出信号的工作周期可利用控制控制单元220与230的启动/关闭周期而有弹性地被调整，本发明所提出的电平转换器电路200可更进一步被应用于多VDDH或VDDL操作电压(multi-voltageofVDDHorVDDL)的架构。例如，电平转换器电路200可接收不同电平的VDDH，例如从1.5伏特、1.8伏特、2.5伏特、2.8伏特至3.3伏特。电压VDDH越高，可造就更强的晶体管MN7与MN8的驱动能力，因此，输出信号的高电平脉冲的宽度会越宽。因此，为了在高电平脉冲宽度与低电平脉冲宽度之间取得平衡，电路设计者可利用控制自控制节点TDSEL1的控制信号的电平，用以增加控制单元230的启动时间，使得晶体管MN3的导通时间可增长，用以增加输出信号的低电平脉冲的宽度。值得注意的是，于本发明的较佳实施例中，自控制节点TDSEL0与TDSEL1所接收到的控制信号的电压可被设计于VDDL电压域。由于从控制节点TDSEL0与TDSEL1所接收到的控制信号与输入信号同样具有既定电平，无需为控制信号使用额外的电平转换器。图3显示根据本发明的另一实施例所述的电平转换器电路。电平转换器电路300可包括电平转换器单元310、以及耦接至电平转换器单元310的控制单元320与330。电平转换器电路300的结构与电平转换器电路200雷同，差别仅在于控制单元320与330可包括多个并联耦接于反相输出节点OUTB与输入节点IN之间的晶体管串，以及多个并联耦接于输出节点OUT与反相输入节点INB之间的晶体管串。如图3所示，控制单元320可包括晶体管串MN1与MN2、MN(k)与MN(k+1)、…以及MN(K)与MN(K+1)，而控制单元330可包括晶体管串MN3与MN4、MN(k+2)与MN(k+3)、…以及MN(K+2)与MN(K+3)，其中k与K均为正整数。电平转换器电路300更包括多个控制节点TDSEL0、TDSEL1、TDSEL2、TDSEL3、TDSEL(n)与TDSEL(n+1)，各控制节点耦接至一个晶体管串，用以使能或停用对应的加强路径，其中n为正整数。于本发明的实施例中，输出信号的工作周期也可如上述以类似的方式利用分别控制控制单元320与330中各加强路径的使能/停用周期而有弹性地被调整。此外，于此实施例中，各加强路径的晶体管的尺寸可有弹性地被设计。例如，晶体管MN(k)与MN(k+1)的尺寸可设计为MN1与MN2的两倍。因此，各加强路径的加强能力可被赋予不同的权重。如此一来，与图2所示的实施例相比，利用启动一个或多个具有相同或不同权重的加强路径，输出信号的工作周期可更有弹性地被调整。此外，调整的步距也会比图2所示的实施例更精细。值得注意的是，于本发明较佳的实施例中，自控制节点TDSEL0、TDSEL1、TDSEL2、TDSEL3…TDSEL(n)与TDSEL(n+1)所接收到的控制信号可被设计在VDDL电压域。由于自控制节点TDSEL0、TDSEL1、TDSEL2、TDSEL3…TDSEL(n)与TDSEL(n+1)接收的控制信号与输入信号均具有既定电压电平，因此无需为了产生控制信号而使用额外的电平转换器。如上述，于电平转换器电路中引用额外的加强路径的概念亦可应用于不同的电平转换器架构。图4显示根据本发明的另一实施例所述的电平转换器电路。电平转换器电路400可包括电平转换器单元410、以及耦接至电平转换器单元410的控制单元420与430。电平转换器电路400的结构与电平转换器电路200雷同，差别仅在于电平转换器单元410与电平转换器单元210具有不同的结构。与电平转换器单元210相比，电平转换器单元410可更包括两反相器IN2与IN3。反相器IN2可耦接于输入节点IN与电平转换器单元410的输入晶体管MN9之间。反相器IN3可耦接于反相输入节点INB与电平转换器单元410的输入晶体管MN10之间。根据本发明的实施例，晶体管MN9与MN10可为厚氧化层晶体管。值得注意的是，控制单元420与430也可设计为如控制单元120与130、控制单元320与330等的结构，或如上所述的其它变形。因此，本发明并不限于任一种实施方式。关于电平转换器电路400的操作介绍，可参考图1至图3所示的实施例的相关说明，于此不再赘述。图5显示根据本发明的另一实施例所述的电平转换器电路。电平转换器电路500可包括电平转换器单元510、以及耦接至电平转换器单元510的控制单元520与530。电平转换器电路500的结构与电平转换器电路200雷同，差别仅在于晶体管MN1与MN3被选择为原生器件(nativedevice)(标示为NAT)，例如厚氧化层原生器件。原生器件具有较短的闸极长度、较小(接近于0)的临界电压、并且速度相对于标准器件(normaldevice)来得快。因此，图5中的晶体管MN1与MN3的导通速度会比图2中的晶体管MN1与MN3来得快。值得注意的是，控制单元520与530也可设计为如控制单元120与130、控制单元320与330等的结构，或如上所述的其它变形，并且将控制单元中的输入/输出器件置换为原生器件。因此，本发明并不限于任一种实施方式。关于电平转换器电路500的操作介绍，可参考图1至图3所示的实施例的相关说明，并于此不再赘述。图6显示根据本发明的另一实施例所述的电平转换器电路。电平转换器电路600可包括电平转换器单元610、以及耦接至电平转换器单元610的控制单元620与630。电平转换器电路600的结构与电平转换器电路200雷同，差别仅在于电平转换器单元610与电平转换器单元210具有不同的结构。与电平转换器单元210相比，电平转换器单元610可更包括耦接于输入级与输出级之间的两个晶体管MN13与MN14。晶体管MN13可耦接于反相输出节点OUTB与电平转换器单元610的输入晶体管MN11之间，并且可包括闸极，用以接收操作电压VDDL。晶体管MN14可耦接于输出节点OUT与电平转换器单元610的输入晶体管MN12之间，并且可包括闸极，用以接收操作电压VDDL。根据本发明的一个实施例，晶体管MN11与MN12可为薄氧化层晶体管，而晶体管MN13与MN14可为厚氧化层晶体管。值得注意的是，控制单元620与630也可设计为如控制单元120与130、控制单元320与330、控制单元520与530等的结构，或如上所述的其它变形。因此，本发明并不限于任一种实施方式。关于电平转换器电路600的操作介绍，可参考图1至图3所示的实施例的相关说明，于此不再赘述。图7显示根据本发明的另一实施例所述的电平转换器电路。电平转换器电路700可包括电平转换器单元710、以及耦接至电平转换器单元710的控制单元720与730。电平转换器电路700的结构与电平转换器电路400雷同，差别仅在于电平转换器单元710的输入晶体管MN15与MN16耦接至电压VDDL，而非输入节点IN与反相输入节点INB。值得注意的是，控制单元720与730也可被设计为如控制单元120与130、控制单元320与330、控制单元520与530等的结构，或如上所述的其它变形。因此，本发明并不限于任一种实施方式。关于电平转换器电路700的操作介绍，可参考图1至图3所示的实施例的相关说明，并于此不再赘述。图8显示根据本发明的另一实施例所述的电平转换器电路。电平转换器电路800可包括电平转换器单元810、以及耦接至电平转换器单元810的控制单元820与830。电平转换器电路800的结构与电平转换器电路600雷同，差别仅在于控制单元820与830中，耦接至电平转换器电路800的输出节点OUT与反相输出节点OUTB的晶体管MN1与MN3被选择为原生器件(标示为NAT)，例如厚氧化层原生器件。值得注意的是，控制单元820与830也可设计为如控制单元120与130、控制单元220与230、控制单元320与330等的结构，或如上所述的其它变形。因此，本发明并不限于任一种实施方式。关于电平转换器电路800的操作介绍，可参考图1至图3所示的实施例的相关说明，并于此不再赘述。图9显示根据本发明的另一实施例所述的电平转换器电路。电平转换器电路900可包括电平转换器单元910、以及耦接至电平转换器单元910的控制单元920与930。电平转换器电路900的结构与电平转换器电路600雷同，差别仅在于电平转换器单元910中，耦接至输出节点OUT与反相输出节点OUTB以及电压VDDL的晶体管MN13与MN14被选择为原生器件(标示为NAT)，例如厚氧化层原生器件。值得注意的是，控制单元920与930也可设计为如控制单元120与130、控制单元220与230、控制单元320与330、控制单元520与530等的结构，或如上所述的其它变形。因此，本发明并不限于任一种实施方式。关于电平转换器电路900的操作介绍，可参考图1至图3所示的实施例的相关说明，并于此不再赘述。图10显示根据本发明的另一实施例所述的电平转换器电路。电平转换器电路1000可包括电平转换器单元1010、以及耦接至电平转换器单元1010的控制单元1020与1030。电平转换器电路1000的结构与电平转换器电路900雷同，差别仅在于控制单元1020与1030中，耦接至电平转换器单元1010的输出节点OUT与反相输出节点OUTB的晶体管MN1与MN3被选择为原生器件(标示为NAT)，例如厚氧化层原生器件。值得注意的是，控制单元1020与1030也可设计为如控制单元120与130、控制单元220与230、控制单元320与330等的结构，或如上所述的其它变形。因此，本发明并不限于任一种实施方式。关于电平转换器电路1000的操作介绍，可参考图1至图3所示的实施例的相关说明，于此不再赘述。图11显示根据本发明的另一实施例所述的电平转换器电路。电平转换器电路1100可包括电平转换器单元1110、以及耦接至电平转换器单元1110的控制单元1120与1130。电平转换器电路1100的结构与电平转换器电路1000雷同，差别仅在于电平转换器单元1110的电路与电平转换器单元1010具有不同的结构。相较于电平转换器电路1000，晶体管MN17与MN18可分别通过晶体管MN19、MN20、MN21与MN22耦接至接地点。控制单元1120与1130中，耦接至电平转换器单元1110的输出节点OUT与反相输出节点OUTB的晶体管MN1、MN3、MN17与MN18被选择为原生器件(标示为NAT)，例如厚氧化层原生器件。值得注意的是，控制单元1120与1130也可设计为如控制单元120与130、控制单元220与230、控制单元320与330等的结构，或如上所述的其它变形。因此，本发明并不限于任一种实施方式。关于电平转换器电路1100的操作介绍，可参考图1至图3所示的实施例的相关说明，并于此不再赘述。图12显示根据本发明的另一实施例所述的电平转换器电路。电平转换器电路1200可包括电平转换器单元1210、以及耦接至电平转换器单元1210的控制单元1220与1230。电平转换器电路1200的结构与电平转换器电路1100雷同，差别仅在于电平转换器单元1210中，耦接至输出节点OUT与反相输出节点OUTB以及电压VDDL的晶体管MN17与MN18被选择为标准厚氧化层晶体管，例如，输入/输出器件。值得注意的是，控制单元1220与1230也可设计为如控制单元120与130、控制单元220与230、控制单元320与330等的结构，或如上所述的其它变形。因此，本发明并不限于任一种实施方式。关于电平转换器电路1200的操作介绍，可参考图1至图3所示的实施例的相关说明，并于此不再赘述。图13显示根据本发明的另一实施例所述的电平转换器电路。电平转换器电路1300可包括电平转换器单元1310、以及耦接至电平转换器单元1310的控制单元1320与1330。电平转换器电路1300的结构与电平转换器电路1100雷同，差别仅在于控制单元1320与1330中，耦接至输出节点OUT与反相输出节点OUTB的晶体管MN1与MN2被选择为标准厚氧化层晶体管，例如输入/输出器件。值得注意的是，控制单元1320与1330也可设计为如控制单元120与130、控制单元220与230、控制单元320与330等的结构，或如上所述的其它变形。因此，本发明并不限于任一种实施方式。关于电平转换器电路1300的操作介绍，可参考图1至图3所示的实施例的相关说明，于此不再赘述。如上述，于电平转换器电路中引入额外的加强路径的概念亦可应用于高转低电平转换器。图14显示根据本发明的另一实施例所述的电平转换器电路。电平转换器电路1400可包括电平转换器单元1410、以及耦接至电平转换器单元1410的控制单元1420与1430。于此实施例中，电平转换器单元1410为高转低电平转换器，其接收具有既定电平(例如，自0伏特至VDDH伏特)的输入信号，并且拉低输入信号电平，以产生具有所需电平(例如，自电压0伏特至VDDL伏特)的输出信号。电平转换器单元1410可包括用以接收具有既定电平的输入信号的输入节点IN、用以输出具有所需电平的输出信号的输出节点OUT、以及用以输出与输出信号反相的反相输出信号的反相输出节点OUTB。电平转换器单元1410的输入级可包含一对晶体管MN25与MN26，其分别耦接至输入节点IN与反相输入节点INB，用以接收输入信号与反相输入信号。电平转换器单元1410的输出级可包括一对交错耦接的晶体管MN27与MN28，其分别耦接至输出节点OUT与反相输出节点OUTB，用以输出输出信号与反相输出信号。此外，电平转换器单元1410可更包括反相器IV4，耦接于输入节点IN与反相输入节点INB之间，用以产生反相输入信号。不同于图1所示的低转高电平转换器电路，电平转换器单元1410内的反相器IV4耦接至高操作电压VDDH，并且可包括至少一厚氧化层晶体管。此外，不同于图1所示的低转高电平转换器电路100，输出级的交错耦接的晶体管MN27与MN28可耦接至低操作电压VDDL。此外，于本发明的较佳实施例中，晶体管MN1、MN3、MN27与MN28可为薄氧化层晶体管，而晶体管MN2、MN4、MN25与MN26可为厚氧化层晶体管。更具体来说，当晶体管MN1～MN4与MN25～MN28均由标准器件(normaldevice)实施时，晶体管MN1、MN3、MN27与MN28可为核心器件(coredevice)，而晶体管MN2、MN4、MN25与MN26可为输入/输出器件(I/Odevice)。值得注意的是，相较于输入/输出器件，核心器件具有较低的操作电压、较薄的氧化层、以及较快的操作速率。此外，值得注意的是，于本发明的其它实施例中，晶体管MN1与MN3也可为厚氧化层晶体管，例如上述的输入/输出器件。因此，本发明并不限于上述任一种实施方式。根据本发明的实施例，晶体管MN1可耦接至反相输出节点OUTB，并且包括耦接至控制节点RCTL的闸极，用以自控制节点RCTL接收控制信号，而晶体管MN3可耦接至输出节点OUT，并且包括耦接至控制节点RCTL的闸极，用以自控制节点RCTL接收控制信号。于此实施例中，仅需要一个额外的控制脚位(pin)(或称控制手指(controlfinger))。输入至控制节点RCTL的控制信号可被用以启动或关闭(或使能/停用)控制单元1420与1430的加强功能。当晶体管MN1与MN3因应控制信号被导通时，加强功能会被启动(使能)。更具体的说，当加强功能被启动，并且当晶体管MN2或MN4因应输入信号被导通时，将出现额外的加强路径，用以将反相输出节点OUTB或输出节点OUT的电压下拉至接地电压。如此一来，即使出现极端的输入信号电压电平下降，其可能造成晶体管MN25与MN26的驱动能力下降，反相输出节点OUTB或输出节点OUT的电压仍可通过控制单元1420或1430的晶体管串快速被拉低至接地电压。极端的压降可能发生于，例如，用以输出电压VDDH的电压源被系统的其它装置严重占用。当极端的压降发生时，输入信号电压可由理想的电平(例如，2.5伏特)下降至不希望得到的电平(例如，2.1伏特)。因此，利用启动加强功能，上述由于电平转换器的输入晶体管的弱驱动力、或因电平转换器的组件的工艺、电压或温度变异而造成的电平转换器电路延迟增加、输出信号工作周期变异、或电平转换器无法作用等问题都可以被解决。此外，值得注意的是，于本发明的较佳实施例中，加强路径中仅需要两个额外的晶体管，并且自控制节点RCTL接收的控制信号电压可被设计于电压VDDL的电压域。由于自控制节点RCTL接收的控制信号与输出信号均具有所需电压电平，因此无须为了产生控制信号而使用额外的电平转换器。此外，于电平转换器电路中引用额外的加强路径的概念亦可应用于不同的电平转换器架构、不同的控制单元架构、或应用于如图1-13所示的低转高电平转换器。因此，本发明并不限于以上所述的实施例与其变形。图15显示根据本发明的另一实施例所述的电平转换器电路。电平转换器电路1500可包括电平转换器单元1510、以及耦接至电平转换器单元1510的控制单元1520与1530。电平转换器电路1500的结构与电平转换器电路1400雷同，差别仅在于晶体管MN1与MN3分别耦接至不同的控制节点RDSEL0与RDSEL1，用以自控制节点RDSEL0与RDSEL1接收相同或不同的控制信号。因此，于此实施例中，由控制单元1520与1530所提供的额外的加强路径可由相同或不同的控制信号共同或分别被控制(即，启动或关闭)。值得注意的是，于此实施例中，输出信号的工作周期可利用控制控制单元1520与1530的启动/关闭周期而有弹性地被控制。例如，利用增加控制单元1520的启动时间(更具体来说，通过自控制节点RDSEL0所接收到的控制信号增加晶体管MN1导通的时间)，输出信号的高电压电平的脉冲宽度可对应地增加，这是由于晶体管MN28可通过由控制单元1520提供的加强路径快速被导通的缘故。另一方面，利用增加控制单元1530的启动时间，输出信号的低电压电平的脉冲宽度可对应地增加，这是由于晶体管MN27可通过由控制单元1530提供的加强路径快速被导通的缘故。因此，利用调整控制单元1520与1530的启动/关闭周期，输出信号的工作周期可对应地被调整。由于输出信号的工作周期可利用控制控制单元1520与1530的启动/关闭周期而有弹性地被调整，本发明所提出的电平转换器电路1500可如上述更进一步被应用于多种VDDH或VDDL操作电压(multi-voltageofVDDHorVDDL)的应用。值得注意的是，于本发明的较佳实施例中，自控制节点RDSEL0与RDSEL1所接收到的控制信号的电压可被设计于VDDL的电压域。由于自控制节点RDSEL0与RDSEL1所接收到的控制信号与输出信号同样具有所需电平，无须为控制信号使用额外的电平转换器。图16显示根据本发明的另一实施例所述的电平转换器电路。电平转换器电路1600可包括电平转换器单元1610、以及耦接至电平转换器单元1610的控制单元1620与1630。电平转换器电路1600的结构与电平转换器电路1500雷同，差别仅在于控制单元1620与1630可包括多个并联耦接于反相输出节点OUTB与输入节点IN之间的晶体管串，以及多个并联耦接于输出节点OUT与反相输入节点INB之间的晶体管串。如图16所示，控制单元1620可包括晶体管串MN1与MN2、MN(k)与MN(k+1)、…以及MN(K)与MN(K+1)，而控制单元1630可包括晶体管串MN3与MN4、MN(k+2)与MN(k+3)、…以及MN(K+2)与MN(K+3)，其中k与K均为正整数。电平转换器电路1600更包括多个控制节点RDSEL0、RDSEL1、RDSEL2、RDSEL3、RDSEL(n)与RDSEL(n+1)，各控制节点耦接至一个晶体管串，用以使能或停用对应的加强路径，其中n为正整数。于本发明的实施例中，输出信号的工作周期也可如上述以类似的方式利用控制控制单元1520与1530内的各加强路径的使能/停用周期而有弹性地被调整。此外，于此实施例中，各加强路径的晶体管的尺寸可有弹性地被设计。例如，晶体管MN(k)与MN(k+1)的尺寸可设计为MN1与MN2的两倍。因此，各加强路径的加强能力可被赋予不同的权重。如此一来，与图15所示的实施例相比，利用启动一个或多个具有相同或不同权重的加强路径，输出信号的工作周期可更有弹性地被调整。此外，调整的步距也会比图15所示实施例的更精细。值得注意的是，于本发明较佳的实施例中，自控制节点RDSEL0、RDSEL1、RDSEL2、RDSEL3…RDSEL(n)与RDSEL(n+1)所接收到的控制信号的电压电平可被设计于VDDL的电压域。由于自控制节点RDSEL0、RDSEL1、RDSEL2、RDSEL3…RDSEL(n)与RDSEL(n+1)接收的控制信号与输出信号均具有所需电压电平，因此无须为了产生控制信号而使用额外的电平转换器。此外，值得注意的是，如图4至图13所示的低转高电平转换器电路的变化亦可应用于如图14至图16所示的高转低电平转换器电路。任何本领域内的技术人员当可基于对图4至图13所示的低转高电平转换器电路的理解轻易推导出其它不同的高转低电平转换器电路实施例。因此高转低电平转换器电路的其它变形的图标与说明便省略不再赘述。本发明虽以较佳实施例揭露如上，然而如图1至图16所示的电路与其变化结构并非用以限定本发明的范围。相反的，任何对于本领域内的技术人员可显而易见地将额外的加强路径耦接于高转低或低转高电平转换器单元用以加强驱动能力的变化或类似的安排，都应当在本发明的涵盖范围内。因此，前附的申请专利范围的范畴应被以最广泛的解释定义，用以涵盖所有可能的变化或类似的安排。申请专利范围中用以修饰组件的“第一”、“第二”、“第三”等序数词的使用本身未暗示任何优先权、优先次序、各组件之间的先后次序、或方法所执行的步骤的次序，而仅用作标识来区分具有相同名称(具有不同序数词)的不同组件。本领域中技术人员应能理解，在不脱离本发明的精神和范围的情况下，可对本发明做许多更动与改变。因此，上述本发明的范围具体应以前附的权利要求界定的范围为准。