准循环低密度奇偶校验的装置制造方法
【专利摘要】本发明适用于存储【技术领域】，提供了一种准循环低密度奇偶校验的装置，包括：变量节点单元，接收待译码的码字信息和校验节点单元执行更新操作后返回的第一信息数据，并将码字信息传送到第一移位电路；多层校验节点单元，每层校验节点单元对码字信息执行更新操作，并将更新后获得的第一信息数据传送到变量节点单元；第一移位电路，在将码字信息传送到校验节点单元的同时，将校验节点单元更新后获得的第一信息数据返回到变量节点单元中；判决输出单元，在装置完成一次迭代运算后对变量节点单元更新第一信息数据后获得的第二信息数据进行判决和校验，并进行移位操作后输出。借此，本发明减少实现传递关系的硬件电路的使用，加速译码器工作频率。
【专利说明】准循环低密度奇偶校验的装置
【技术领域】
[0001]本发明涉及存储【技术领域】，尤其涉及一种准循环低密度奇偶校验的装置。
【背景技术】
[0002]LDPC (Low Density Parity Check Code,低密度奇偶校验的译码器)可以根据系统带宽需求进行并行化设计以实现所需要的带宽，带宽和芯片面积成比例关系。当前的SSD(Solid State Disk,固态硬盘)控制器对LDPC的译码带宽要求达到lGB/s甚至更高，LDPC的译码器面积和功耗称为约束LDPC带宽提升的主要因素。一种典型的LDPC译码方法是分层译码方法，在已有的实现方法中，以层为顺序进行迭代运算。当前层从变量节点获取变量信息，按照变量节点和当前层校验节点的关系移位后进行数据的运算，运算完成后再移位恢复到初始的顺序把数据返回给变量节点。在此过程中，变量节点的数据需要进行两次移位。可以使用一套移位电路，两次移位分时服用移位电路，这样会带来额外的译码延迟；或者使用两套移位电路完成移位，这样会带来额外的硬件电路消耗。无论采用哪种方法，都不可以避免的增加关键路径的长度、增加延迟，或者增加芯片面积和功耗。
[0003]如图1 所不，为一种传统的 QC-LDPC (Quas1-Cyclic Low Density ParityCheck Code，低密度奇偶校验的译码器)结构，码字在初始时存放到VNU (Variable Nodeprocessing Unit,变量节点单元)中,在每一层的迭代运算过程中,根据当前层的变量节点单元VNU和CNU (Check Node Updating Units,校验节点单元)之间的关系,把变量节点信息数据通过Shift_L电路移位后传递给校验节点单元。在当前层的校验节点单元更新完成后，根据当前层校验节点和变量节点的关系，把校验节点的信息和所对应的变量节点的符号信息通过Shift_R传递给变量节点。每次迭代完成后，根据更新过的变量节点的信息进行判决校验。
[0004]综上可知，现有的准循环低密度奇偶校验方法在实际使用上，显然存在不便与缺陷，所以有必要加以改进。
【发明内容】
[0005]针对上述的缺陷，本发明的目的在于提供一种准循环低密度奇偶校验的装置，以减少实现传递关系的硬件电路的使用，降低芯片面积和功耗，加速译码器工作频率。
[0006]为了实现上述目的，本发明提供一种准循环低密度奇偶校验的装置，包括:
[0007]变量节点单元，分别与第一移位电路、校验节点单元以及判决输出单元连接，所述变量节点单元接收待译码的码字信息和所述校验节点单元执行更新操作后返回的第一信息数据，并将所述码字信息传送到第一移位电路，以及将所述第一信息数据更新后传送到所述判决输出单元；
[0008]多层校验节点单元，每层的校验节点单元分别与第一移位电路和所述变量节点单元连接，所述校验节点单元对所述码字信息执行更新操作，并将更新后获得的第一信息数据传送到所述变量节点单元；[0009]第一移位电路，分别与所述变量节点单元和所述校验节点单元连接，所述第一移位电路在将所述码字信息传送到所述校验节点单元的同时，将所述校验节点单元更新后获得的第一信息数据返回到所述变量节点单元中；
[0010]判决输出单元，与所述变量节点单元连接，所述判决输出单元在所述装置完成一次迭代运算后对所述变量节点单元更新所述第一信息数据后获得的第二信息数据进行判决和校验，并进行移位操作后输出。
[0011]根据所述的装置，所述装置以层为单位执行译码运算；在所述译码运算的过程中，每层更新对应的校验节点单元中的校验节点和所述变量节点单元中全部的变量节点。
[0012]根据所述的装置，所述第一移位电路根据所述变量节点与当前层的校验节点的关系将所述码字信息进行移位操作后传送到所述校验节点单元。
[0013]根据所述的装置，所述变量节点与当前层的校验节点的关系包括层与层之间的关系信息；所述关系信息存储在矩阵信息的内存中。
[0014]根据所述的装置，所述校验节点单元在将更新后获得的所述第一信息数据由所述第一移位电路传送到所述变量节点单元时，所述第一移位电路让所述变量节点单元的所述第一信息数据顺序与所述变量节点单元的数据顺序保持一致。
[0015]根据所述的装置，所述校验节点单元在将更新后获得的所述第一信息数据传送到所述变量节点单元时，不对所述第一信息数据进行移位操作。
[0016]根据所述的装置，所述判决输出单元包括:
[0017]判断模块，与所述变量节点单元和第二移位电路连接，在所述装置完成一次迭代运算后对接收所述变量节点单元传送的第二信息数据进行判决，获得译码结果数据，并将所述译码结果数据传送到第二移位电路；
[0018]第二移位电路，连接于所述判决模块，将所述译码结果数据根据当前变量节点与初始变量节点顺序之间的关系进行移位后输出。
[0019]根据所述的装置，每一层的译码运算分为多个周期进行，每个周期处理预定数据的变量节点。
[0020]本发明提供的准循环低密度奇偶校验的装置实现了改进的分层译码方法，经过第一移位电路的变量节点信息在传递给校验节点的同时写回给变量节点，变量节点中的信息数据和校验节点的信息数据的对应关系保持一致。在当前层的校验节点更新完成后，把校验节点信息和变量节点的符号信息直接传递给变量节点，由于此时变量节点的顺序和校验节点的顺序保持一致，数据可以直接进行传递运算，而不需要额外的移位操作。迭代完成后，对变量节点的信息数据进行判决校验，移位恢复初始顺序后输出。因此，本发明提供的准循环低密度奇偶校验的装置在进行译码运算的过程中，信息节点信息在层与层之间传递时不需要恢复到最原始的顺序，直接利用层和层之间的关系进行传递和计算。在迭代过程中的数据时是乱序的，并且与变量节点的初始顺序完全不同，在迭代结束时，恢复初始顺序。这样能够避免在迭代过程中为保持数据顺序而进行的重复移位操作，减少芯片面积和功耗，提升硬件运行速度。并且本发明提供的所述装置存放的矩阵信息不是原始的矩阵信息，而是层和层之间的关系信息；能够减少实现传递关系的硬件电路的使用，降低芯片面积和功耗，加速译码器工作频率。【专利附图】
【附图说明】
[0021]图1是现有技术中提供的准循环低密度奇偶校验的装置结构示意图；
[0022]图2是本发明第一实施例提供的准循环低密度奇偶校验的装置结构示意图；
[0023]图3是本发明第二实施例提供的准循环低密度奇偶校验的装置结构示意图；
[0024]图4是本发明第三实施例提供的准循环低密度奇偶校验的装置结构示意图。
【具体实施方式】
[0025]为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
[0026]参见图2，在本发明的第一实施例中，提供了一种准循环低密度奇偶校验的装置100，包括:
[0027]变量节点单元10，分别与第一移位电路20、校验节点单元30以及判决输出单元40连接，所述变量节点单元10接收待译码的码字信息和所述校验节点单元30执行更新操作后返回的第一信息数据，并将所述码字信息传送到第一移位电路20，以及将所述第一信息数据更新后传送到所述判决输出单元40 ；
[0028]多层校验节点单元30，每层的校验节点单元30分别与第一移位电路20和所述变量节点单元10连接，所述校验节点单元30对所述码字信息执行更新操作，并将更新后获得的第一信息数据传送到所述变量节点单元10 ；
[0029]第一移位电路20，分别与所述变量节点单元10和所述校验节点单元30连接，所述第一移位电路20在将所述码字信息传送到所述校验节点单元30的同时，将所述校验节点单元30更新后获得的第一信息数据返回到所述变量节点单元10中；
[0030]判决输出单元40，与所述变量节点单元10连接，所述判决输出单元40在所述装置完成一次迭代运算后对所述变量节点单元10更新所述第一信息数据后获得的第二信息数据进行判决和校验，并进行移位操作后输出。
[0031]在该实施例中，准循环低密度奇偶校验的装置100进行分层译码运算。具体的准循环低密度奇偶校验的装置100以层为单位执行译码运算；在所述译码运算的过程中，每层更新对应的校验节点单元30中的校验节点和所述变量节点单元10中全部的变量节点。在开始进行译码运算时，变量节点单元10接收待译码的码字信息，然后将所述码字信息传送到第一移位电路20。第一移位电路20在将所述码字信息传送到所述校验节点单元30的同时，将所述校验节点单元30更新后获得的第一信息数据返回到所述变量节点单元10中；第一移位电路20根据所述变量节点与当前层的校验节点的关系将所述码字信息进行移位操作后传送到当前层的校验节点单元30。其中，所述变量节点与当前层的校验节点的关系包括层与层之间的关系信息；所述关系信息存储在矩阵信息的内存中。然后，当前层的校验节点单元30对所述码字信息执行更新操作，并将更新后获得的第一信息数据传送到所述变量节点单元10 ;校验节点单元30对所述码字信息执行更新操作，并将更新后获得的第一信息数据传送到所述变量节点单元10。判决输出单元40在所述装置完成一次迭代运算后对所述变量节点单元10更新所述第一信息数据后获得的第二信息数据进行判决和校验，并进行移位操作后输出。由此，准循环低密度奇偶校验的装置100实现了改进的分层译码方法，能够避免在迭代过程中为保持数据顺序而进行的重复移位操作，减少芯片面积和功耗，提升硬件运行速度。其中，在从变量节点单元10传递码字信息到第一移位电路20的同时，还将传送变量节点信息。第一信息数据包括校验节点信息和符号信息。第二信息数据包括变量节点信息数据以及校验信息数据等。
[0032]另外，在本发明的一个实施例中，校验节点单元30在将更新后获得的所述第一信息数据由所述第一移位电路20传送到所述变量节点单元10时，所述第一移位电路20让变量节点单元10的所述第一信息数据顺序与所述变量节点单元10的数据顺序保持一致，由此可以直接进行运算，节省电路开销。
[0033]参见图3，在本发明的第二实施例中，判决输出单元40包括:
[0034]判断模块41，与所述变量节点单元10和第二移位电路42连接，在所述装置完成一次迭代运算后对接收所述变量节点单元10传送的第二信息数据进行判决，获得译码结果数据，并将所述译码结果数据传送到第二移位电路42 ；
[0035]第二移位电路42，连接于所述判决模块，将所述译码结果数据根据当前变量节点与初始变量节点顺序之间的关系进行移位后输出。
[0036]在该实施例中，校验节点单元30在将更新后获得的所述第一信息数据传送到所述变量节点单元10时，不对所述第一信息数据进行移位操作。在完成一次迭代运算后，在输出译码结果数据时，才对该数据进行移位。优选的，每一层的译码运算分为多个周期进行，每个周期处理预定数据的变量节点。具体的，每个周期处理的变量节点数目根据系统上述的层操作，可以根据系统带宽需求分块进行，每块对应一定数量的变量节点信息。即每一层的更新操作可以分为多个周期进行，每个周期处理一定数量的变量节点，从而实现对性能和芯片代价的进一步折中。在每一层的操作中，该层的校验节点数据根据所有的变量节点信息数据进行更新，如果是在层内进行了分块操作，校验节点数据的更新将分多个周期完成。
[0037]因此，本发明多个实施例提供的准循环低密度奇偶校验的装置100执行译码运算是属于分层译码。变量节点数据在层与层之间传递的时，不需要恢复到变量节点的初始顺序，直接根据层与层之间的关系传递数据。在存储矩阵信息的内存中，存放的不是矩阵的原始信息，而是矩阵层与层之间的传递关系信息。在译码结束时，使用第二移位电路42把译码结果恢复到初始顺序，该第二移位电路42的数据是经过判决后的译码结果，所使用的译码电路远比层与层之间的译码电路简单。因此，准循环低密度奇偶校验的装置100装置能够有效的减小芯片面积，降低芯片面积，提升译码器运行速度。
[0038]参见图4，在本发明的第三实施例中，提供了准循环低密度奇偶校验的装置100。在该实施例中，经过Shift_L的变量节点信息在传递给校验节点的同时写回给变量节点，变量节点中的信息数据和校验节点的信息数据的对应关系保持一致。在当前层的校验节点更新完成后，把校验节点信息和变量节点的符号信息直接传递给变量节点，由于此时变量节点的顺序和校验节点的顺序保持一致，数据可以直接进行传递运算，而不需要额外的移位操作。迭代完成后，对变量节点的信息数据进行判决校验，移位恢复初始顺序后输出。
[0039]具体的，VNU为变量节点单元10，存放所有变量节点信息。CNU为校验节点单元30，存放当前操作层的校验节点信息。Shift_L为第一移位电路20，执行多个输入，每个输入包含多比特数据的移位操作。Shift为第二移位电路42，执行多个输入，每个输入包含I比特数据的移位操作。Decision执行对变量节点数据的判决和校验操作。首先，把待译码的码字信息写入到VNU (变量节点单元10);然后，执行层操作，根据变量节点和当前层校验节点的关系，把变量节点数据移位后传递给校验节点，所述的关系信息存储于内存中，实时从内存中读出给Shift_L执行对应的移位操作；此后，校验节点(即校验节点单元30)执行更新操作；最后校验节点把更新后的数据和符号信息传递回给变量节点(即变量节点单元10)更新。在一次迭代完成后，Decision模块(即判断模块41)对变量节点(即变量节点单元10)的数据进行判决和校验，然后经过移位输出，移位的依据是当前变量节点和初始变量节点顺序之间的关系，所述的关系信息存放于内存中。
[0040]变量节点的数据经过Shift_L移位后，与当前层的校验节点的顺序关系保持一致，次数移位后的变量节点数据写回到VNU中。当前层迭代完成后，获得了更新了的校验节点数据，次数此时校验节点数据的顺序和当前层校验节点的顺序保持一致，直接传递给VNU对变量节点进行更新，更新后的变量节点数据顺序保持不变。至此完成了当前层的迭代运算，开始下一层的迭代运算，把当前层的变量节点数据经过Shift(第二移位电路42)Shift_L (第一移位电路20)传递给下一层的校验节点，为了让变量节点的数据顺序和下一层的校验节点顺序保持一致，Shift (第二移位电路42)Shift_L (第一移位电路20)执行的是当前层数据顺序到下一层数据顺序的移位。
[0041]综上所述，本发明提供的准循环低密度奇偶校验的装置实现了改进的分层译码方法，经过第一移位电路的变量节点信息在传递给校验节点的同时写回给变量节点，变量节点中的信息数据和校验节点的信息数据的对应关系保持一致。在当前层的校验节点更新完成后，把校验节点信息和变量节点的符号信息直接传递给变量节点，由于此时变量节点的顺序和校验节点的顺序保持一致，数据可以直接进行传递运算，而不需要额外的移位操作。迭代完成后，对变量节点的信息数据进行判决校验，移位恢复初始顺序后输出。因此，本发明提供的准循环低密度奇偶校验的装置在进行译码运算的过程中，信息节点信息在层与层之间传递时不需要恢复到最原始的顺序，直接利用层和层之间的关系进行传递和计算。在迭代过程中的数据时是乱序的，并且与变量节点的初始顺序完全不同，在迭代结束时，恢复初始顺序。这样能够避免在迭代过程中为保持数据顺序而进行的重复移位操作，减少芯片面积和功耗，提升硬件运行速度。并且本发明提供的所述装置存放的矩阵信息不是原始的矩阵信息，而是层和层之间的关系信息；能够减少实现传递关系的硬件电路的使用，降低芯片面积和功耗，加速译码器工作频率。
[0042]当然，本发明还可有其它多种实施例，在不背离本发明精神及其实质的情况下，熟悉本领域的技术人员当可根据本发明作出各种相应的改变和变形，但这些相应的改变和变形都应属于本发明所附的权利要求的保护范围。
【权利要求】
1.一种准循环低密度奇偶校验的装置，其特征在于，包括: 变量节点单元，分别与第一移位电路、校验节点单元以及判决输出单元连接，所述变量节点单元接收待译码的码字信息和所述校验节点单元执行更新操作后返回的第一信息数据，并将所述码字信息传送到第一移位电路，以及将所述第一信息数据更新后传送到所述判决输出单元； 多层校验节点单元，每层的校验节点单元分别与第一移位电路和所述变量节点单元连接，所述校验节点单元对所述码字信息执行更新操作，并将更新后获得的第一信息数据传送到所述变量节点单元； 第一移位电路，分别与所述变量节点单元和所述校验节点单元连接，所述第一移位电路在将所述码字信息传送到所述校验节点单元的同时，将所述校验节点单元更新后获得的第一信息数据返回到所述变量节点单元中； 判决输出单元，与所述变量节点单元连接，所述判决输出单元在所述装置完成一次迭代运算后对所述变量节点单元更新所述第一信息数据后获得的第二信息数据进行判决和校验，并进行移位操作后输出。
2.根据权利要求1所述的装置，其特征在于，所述装置以层为单位执行译码运算；在所述译码运算的过程中，每层更新对应的校验节点单元中的校验节点和所述变量节点单元中全部的变量节点。
3.根据权利要求2所述的装置，其特征在于，所述第一移位电路根据所述变量节点与当前层的校验节点的关系将所述码字信息进行移位操作后传送到所述校验节点单元。
4.根据权利要求3所述的装置，其特征在于，所述变量节点与当前层的校验节点的关系包括层与层之间的关系信息；所述关系信息存储在矩阵信息的内存中。
5.根据权利要求1所述的装置，其特征在于，所述校验节点单元在将更新后获得的所述第一信息数据由所述第一移位电路传送到所述变量节点单元时，所述第一移位电路让所述变量节点单元的所述第一信息数据顺序与所述变量节点单元的数据顺序保持一致。
6.根据权利要求1所述的装置，其特征在于，所述校验节点单元在将更新后获得的所述第一信息数据传送到所述变量节点单元时，不对所述第一信息数据进行移位操作。
7.根据权利要求1所述的装置，其特征在于，所述判决输出单元包括: 判断模块，与所述变量节点单元和第二移位电路连接，在所述装置完成一次迭代运算后对接收所述变量节点单元传送的第二信息数据进行判决，获得译码结果数据，并将所述译码结果数据传送到第二移位电路； 第二移位电路，连接于所述判决模块，将所述译码结果数据根据当前变量节点与初始变量节点顺序之间的关系进行移位后输出。
8.根据权利要求2所述的装置，其特征在于，每一层的译码运算分为多个周期进行，每个周期处理预定数据的变量节点。
【文档编号】H03M13/11GK103746709SQ201310694697
【公开日】2014年4月23日 申请日期:2013年12月17日 优先权日:2013年12月17日
【发明者】莫海锋 申请人:记忆科技(深圳)有限公司