用于σδadc的混扰器的稳定性校正的制作方法
【专利摘要】一种ΣΔ模数转换器(“ΣΔADC”)可包括环路滤波器，ADC、反馈数模转换器(“DAC”)以及控制电路。反馈DAC可包括多个单位元件(电阻器，电容器，或电流源)，它们理想地彼此相同但是由于制造期间引入的失配误差而有所变化。失配误差可在ΣΔADC输出信号中引入产生不期望的噪声频率和非线性的信号误差。本发明的实施例提供了稳定的二阶混扰器，其实现了ΣΔADC对频率响应的整形以降低DAC单位元件之间的失配误差的影响。二阶混扰器可包括累加校正器，其可抑制混扰器内累加器的饱和。该抑制可压缩每个累加器的累加值的范围同时保持值的连贯以稳定二阶混扰器的操作。
【专利说明】用于Σ Δ ADC的混扰器的稳定性校正 [0001] 相关申请的交叉引用
[0002] 本申请请求2012年2月10日提交的美国临时申请No. 61/597, 328的优先权，该 申请在此通过引用并入本文。
【背景技术】
[0003] Σ Λ模数转换器（"Sigma delta ADC"）是接收模拟输入信号并产生输入信号的 数字表示的电子装置。传统ADC执行类似功能，但是要求模拟输入信号的较高的过采样或 增大位数（量化水平），以便最小化量化噪声一模数转换处理的副产品。
[0004] Σ AADC包括误差校正环，其缓解了模数转换处理的过采样要求并将量化噪声的 频率整形成使之处于关注区域（频率）之外。误差校正环可包括混扰器（有时候称为扰频 器或失配整形器）和反馈数模转换器（"DAC")。如果环路用于单个位，可能不要求混扰器。 混扰器从内部ADC (量化器）接收ADC输出信号并产生选择信号，它控制了 DAC的单位元件 (电阻器，电容器，或电流源）的电荷转移。由于制造期间在单位元件中引入的失配误差的 原因，DAC单位元件可将失配噪声引入关注的频率。基于选择，DAC产生从输入信号减除的 输出信号。因此，误差校正环的噪声传递函数执行了 SAADC输出信号的量化噪声的整形。
[0005] 混扰器的功能在学术水平上是已知的，然而，产品实现可变化。可以利用多阶 (即，一阶，二阶等）频率整形信号处理技术来实现混扰器以最小化关注频率中的单位元件 失配噪声。增大的阶导致了关注频率中失配噪声的增强的最小化。图1图示出二阶混扰器 100的可能实现的框图。
[0006] 如图1所示，二阶混扰器100包括：分选器110, N个累加器120. 1-120. N、 130. 1-130. N的两个级，N个前馈缓冲器140. 1-140. N，和N个加法器150. 1-150. N。混扰 器100通过'η'次从ADC接收N-值输出信号y [η]。混扰器100产生N个信号ysk[n]，其在 DAC内啮合单位元件以在Σ Λ ADC的反馈路径中产生电荷、电流或电压。
[0007] 分选器110把单位元件选择信号的累积历史分类（标记为"dk[η] "），并且根据分 类将输出信号y[n]映射至选择信号ysk[n]。分选器110的操作可在数学上描述为添加至 选择信号d k[n]的累积历史以产生选择信号ysk[n]的一个误差信号ek[n](未示出）。误差 信号e k[n]可被看作是选择信号dk[n]的累积历史和选择信号ysk[n]之差。
[0008] 每个第一级累加器120. 1-120. N执行各个选择信号ysk[n]的值的累加。每个第一 级累加器120. 1-120. N的输出被标记为"wlk[n] "。类似地，每个第二级累加器130. 1-130. N产生输出累加，标记为" w2k [η]"。前馈缓冲器140. 1-140. N对第一级累加器120. 1-120. N 的输出进行缩放以与第二级累加器130. 1-130. Ν的输出组合。缩放系数'X'确定第一级累 加器120. 1-120. Ν的输出wlk[n]的加权。混扰器100可包括缓冲器160. 1-160. Ν以提供选 择信号ysk[n]的负值给第一级累加器120. 1-120. N。除了引入图1的前馈拓扑之外，误差 反馈拓扑和信号反馈拓扑可用来实现电路的传递函数。
[0009] 对于混扰器100内的处理环路（其中X = 2)，各种信号被等式系统表示如下： νν· [?]= νν· [/7-1]- Vv [/7-1] \r, [//] = η\ [η -1] + η, [η -1]
[0010] /Γ , " , ,--, 等式 1 i/A ["J=u'2 H + 2w丨」Μ >'、Μ = "'，>] + ('["]
[0011] Σ AADC输出信号y[n](其具有介于0-Ν之间的值）与Ν选择信号ysk[n](其值 为+1或_1(或者在替换实施例中值为_1、0或+1))，之间的关系由如下等式表示：
[0012]
【权利要求】
1. 一种二阶混扰器，包括： N个累加器的第一集合，每个第一累加器用于接收相应的数模转换器（DAC)单位元件 选择信号，每个第一累加器使得表示相应选择信号的值进行累加并产生相应的第一累加器 输出值； 布置用于第一累加器的第一校正器，用于针对每个第一累加器压缩第一累加器输出值 的范围同时保持每个第一累加器相对于另一个第一累加器的连贯； N个累加器的第二集合，每个第二累加器用于接收相应的第一累加器输出值，每个第二 累加器累加相应的输出值并产生相应的第二累加器输出值； 布置用于第二累加器的第二校正器，用于针对每个第二累加器压缩第二累加器输出值 的范围同时保持每个第二累加器相对于另一个第二累加器的连贯；以及 N个加法器的集合，用于组合每个第一和第二累加器输出值。
2. 根据权利要求1所述的二阶混扰器，第一校正器进一步包括： 加法器，用于对每个第一累加器输出值求和； 除法器，用于利用预定第一校正系数来缩放加法器的输出；以及 N个减法器的集合，每个都用于从每个第一累加器输出值减去除法器的输出，其中每个 减法器的输出被提供给相应的第一累加器以确定新的第一累加器输出值。
3. 根据权利要求2所述的二阶混扰器，其中第一校正系数大于N。
4. 根据权利要求2所述的二阶混扰器，其中第一除法器针对与乘方2对应的校正系数 截取加法器输出。
5. 根据权利要求1所述的二阶混扰器，第二校正器进一步包括： 加法器，用于对每个第二累加器输出值求和； 除法器，用于利用预定第二校正系数来缩放加法器的输出；以及 N个减法器的集合，每个都用于从每个第二累加器输出值减去除法器的输出，其中每个 减法器的输出被提供给相应的第二累加器以确定新的第二累加器输出值。
6. 根据权利要求5所述的二阶混扰器，其中第二校正系数大于N。
7. 根据权利要求5所述的二阶混扰器，其中第二除法器针对与乘方2对应的校正系数 截取加法器输出。
8. 根据权利要求1所述的二阶混扰器，进一步包括： 抖动单元，用于将伪随机抖动值应用至每个组合的第一和第二累加器输出值。
9. 一种Σ Λ模数转换器（" Σ AADC"），包括： 滤波器，其具有用于接收输入信号和反馈信号的输入； ADC，其具有耦接至滤波器的输出的输入； 数模转换器（"DAC"），其包括Ν个单位元件和用于Ν位选择信号的输入，该输入确定 了 Ν单位元件对反馈信号的贡献的方向；以及 多阶混扰器，包括： Ν个累加器的第一集合，每个第一累加器具有与选择信号的相应位耦接的输入； 第一校正器，用于限制每个第一累加器的饱和； Ν个累加器的第二集合，每个第二累加器具有与各个第一累加器的输出耦接的输入； 第二校正器，用于限制每个第二累加器的饱和； N个加法器的集合，每个加法器用于针对相应第一和第二累加器的每一个组合各个输 出；以及 分选器，其f禹接至ADC输出和来自每个加法器的输出以产生N位选择信号。
10. 根据权利要求9所述的Σ Λ ADC，其中： 每个单位元件具有耦接至选择信号的相应位的输入，用于根据其相应选择信号值产生 输出信号；以及 DAC包括加法器，用于组合每个单位元件的输出并产生反馈信号。
11. 根据权利要求9所述的Σ Λ ADC，多阶混扰器进一步包括： 抖动单元，用于将Ν个伪随机抖动值应用至每个组合的第一和第二累加器输出值。
12. 根据权利要求9所述的Σ Λ ADC，第一校正器进一步包括： 加法器，具有与每个第一累加器输出稱接的输入； 除法器，具有与加法器的输出耦接的输入，除法器用于以预定第一校正系数来缩放输 出；以及 Ν个减法器的集合，每个具有与除法器的输出以及每个第一累加器的相应输出耦接的 输入，其中每个减法器的输出被提供给相应的第一累加器以确定新的第一累加器输出值。
13. 根据权利要求12所述的Σ Λ ADC，其中第一校正系数大于Ν。
14. 根据权利要求12所述的SAADC，其中除法器针对与乘方2对应的校正系数截取 加法器输出。
15. 根据权利要求9所述的Σ Λ ADC，第二校正器进一步包括： 加法器，具有与每个第二累加器输出耦接的输入； 除法器，具有与加法器的输出耦接的输入，除法器用于以预定第二校正系数来缩放输 出； Ν个减法器的集合，每个具有与除法器的输出以及每个第二累加器的相应输出耦接的 输入，其中每个减法器的输出被提供给相应的第二累加器以确定新的第二累加器输出值。
16. 根据权利要求15所述的Σ AADC，其中第二校正系数大于Ν。
17. 根据权利要求15所述的SAADC，其中除法器针对与乘方2对应的校正系数截取 加法器输出。
18. -种存储有指令的非瞬变机器可读介质，该指令在被处理器执行时使得处理器执 行一种方法，所述方法包括： 对多个数模转换器（"DAC"）的单位元件选择值的每一个进行累加以针对每个单位元 件选择值产生第一累加值； 针对每个第一累加值限制饱和，其中每个第一累加值的范围被压缩，同时每个第一累 加值的范围保持连贯； 对第一累加值的每个进行累加以提供多个相应第二累加值； 针对每个第二累加值限制饱和，其中每个第二累加值的范围被压缩，同时每个第二累 加值的范围保持连贯；以及 针对每个选择信号组合第一和第二累加值以提供更新的单位元件选择值。
19. 根据权利要求18所述的非瞬变机器可读介质，方法进一步包括使得更新的单位元 件选择值抖动。
20. 根据权利要求18所述的非瞬变机器可读介质，针对每个第一累加值限制饱和进一 步包括： 对第一累加值的每个求和； 以预定第一校正系数对求和后的第一累加值进行缩放以产生第一校正值； 从每个第一累加值减去第一校正值以产生第一经校正累加值；以及 利用第一经校正累加值和相应选择值之和替换后续第一累加值的每个。
21. 根据权利要求20所述的非瞬变机器可读介质，其中第一校正系数大于DAC单位元 件的数量。
22. 根据权利要求20所述的非瞬变机器可读介质，缩放进一步包括将求和后的第一累 加值除以第一校正系数。
23. 根据权利要求20所述的非瞬变机器可读介质，缩放进一步包括针对与乘方2对应 的第一校正系数剪切求和后的第一累加值。
24. 根据权利要求18所述的非瞬变机器可读介质，针对每个第二累加值限制饱和进一 步包括： 对第二累加值的每个求和； 以预定第二校正系数对求和后的第二累加值进行缩放以产生第二校正值； 从每个第二累加值减去第二校正值以产生第二经校正累加值；以及 利用第二经校正累加值和相应第一累加值之和替换后续第二累加值的每个。
25. 根据权利要求24所述的非瞬变机器可读介质，其中第二校正系数大于DAC单位元 件的数量。
26. 根据权利要求24所述的非瞬变机器可读介质，缩放进一步包括将求和后的第二累 加值除以第二校正系数。
27. 根据权利要求24所述的非瞬变机器可读介质，缩放进一步包括针对与乘方2对应 的第二校正系数剪切求和后的第二累加值。
28. -种方法，包括： 响应于选择信号，根据二阶建模处理选择DAC单位元件以产生反馈信号，二阶建模处 理在两个级联累加级中累加选择决定； 从作为进入第一累加级的输入的选择信号中减去与第一累加级输出的缩放和对应的 第一校正值；以及 从第一累加级的输出减去与第二累加级输出的缩放和对应的第二校正值，其中第一累 加级的输出是进入第二累加级的输入。
【文档编号】H03M1/00GK104106216SQ201380008539
【公开日】2014年10月15日 申请日期:2013年2月8日 优先权日:2012年2月10日
【发明者】G·巴纳里埃, A·W·谢里 申请人:美国亚德诺半导体公司