半导体装置制造方法
【专利摘要】在进行高电位侧开关元件的驱动控制的半导体装置中，包括：一个电平移位电路，该一个电平移位电路提高低侧的输入信号的信号电平，并将其作为高侧的信号进行输出；脉冲调制电路，该脉冲调制电路在低侧区域中动作，在将1位设置为一组H、L符号的组合时，生成由2位以上构成的表示置位信号或复位信号的数据码元，并将其作为电平移位电路的输入信号来输出；脉冲解调电路，该脉冲解调电路在高侧区域中动作，对从电平移位电路输出的数据码元进行解调，生成电平移位完成的置位信号或复位信号；及控制电路，该控制电路基于从脉冲解调电路输出的置位信号/复位信号，控制高电位侧开关元件的导通/非导通。
【专利说明】半导体装置
【技术领域】
[0001] 本发明涉及用于半桥式电源等的具有电平移位电路的半导体装置，该电平移位电 路将作为一次侧的系统的低电位系统的输入信号传送给以与一次侧的动作电位不同的电 位进行动作的作为二次侧的系统的高电位系统。
【背景技术】
[0002] -般，半桥式电源等的电路如图15所示那样构成。该电路包括高电位侧开关元件 XD1和低电位侧开关元件XD2串联连接而成的输出电路60。输出电路60连接有输入缓冲 器&保护电路70,该输入缓冲器&保护电路70产生用于驱动高电位侧开关元件XD1的高侧 驱动信号Hdrv和用于驱动低电位侧开关元件XD2的低侧驱动信号Ldrv。并且，该电路包括 低侧驱动电路80,该低侧驱动电路80基于低侧驱动信号Ldrv，输出用于驱动低电位侧开关 元件XD2的驱动信号L0。此外，该电路具有高侧驱动电路90,该高侧驱动电路90将从输入 缓冲器&保护电路70输出的低电位系统的脉冲信号即高侧驱动信号Hdrv传送给高电位系 统，以驱动高电位侧开关元件XD1。
[0003] 另外，本发明涉及高侧驱动电路，低侧驱动电路使用现有技术。因此，以下省略低 侧驱动电路的说明。
[0004] 接下来，利用图16来说明高侧驱动电路90的结构。高侧驱动电路90包括脉冲产 生电路91、两个电平移位电路93、94、锁存误动作保护电路95、锁存电路96、及高侧驱动器 97〇
[0005] 脉冲产生电路91输出与从输入缓冲器&保护电路70输出的低电位系统的脉冲 信号即高侧驱动信号Hdrv的上升沿和下降沿同步的两个微小脉冲信号。与高侧驱动信 号Hdrv的上升沿同步的微小脉冲信号为用于使高电位侧开关元件XD1接通的置位信号 (SET)。此外，与高侧驱动信号Hdrv的下降沿同步的微小脉冲信号为用于使高电位侧开关 元件XD1关断的复位信号（RESET)。
[0006] 电平移位电路93将从脉冲产生电路91输出的置位信号（SET)的电平向高电位系 统进行移位，输出高电位系统的置位信号即电平移位完成复位信号（SETDRN)。电平移位电 路94将从脉冲产生电路91输出的复位信号（RESET)的电平向高电位系统移位，输出高电 位系统的复位信号即电平移位完成复位信号（RESDRN)。
[0007] 锁存电路96对电平移位完成置位信号（SETDRN)和电平移位完成复位信号 (RESDRN)进行锁存，输出锁存后的信号。高侧驱动器97基于由锁存电路96锁存后的信号， 输出驱动高电位侧开关元件XD1的驱动信号H0。锁存误动作保护电路95设置在锁存电路 96的前级，防止锁存电路96的误动作。
[0008] 图17是现有的高侧驱动电路90的动作时序图。在控制输入信号Hdrv的下降沿， 输出置位信号（SET)，在Hdrv的上升沿，输出复位信号（RESET)。此外，电平移位电路93、 94的输出即电平移位完成置位信号（SETDRN)、电平移位完成复位信号（RESDRN)分别作为 负逻辑的信号被输出。由锁存误动作保护电路95、锁存电路96、高侧驱动器97构成的控 制信号输出电路92中，基于该信号，在SETDRN信号为负（有效）时，驱动信号HO接通，在 RESDRN信号为负（无效）时，驱动信号H0关断。在驱动信号H0接通时，高电位侧开关元件 XD1变成导通状态，在驱动信号H0关断时，高电位侧开关元件XD1变成非导通状态。
[0009] 若驱动开关元件XD1、XD2,向电感性负载L1供电，则开关元件的连接点P1的电位 Vs变动，有时会产生dV/dt噪声。
[0010] 以往，提出有用于防止因开关元件的动作而产生急剧电压变化（dV/dt)时的噪声 即dV/dt噪声所导致的误动作的技术。 例如，专利文献1中，提出有如下技术：通过将锁存电路的输出反馈到电平移位电路 侦牝从而能不产生贯通电流，进而防止dv/dt噪声所导致的误动作。
[0011] 此外，专利文献2中提出有如下技术：通过对两个电平移位电路分别施加连续脉 冲（反复脉冲），从而防止误动作。 现有技术文献 专利文献
[0012] 专利文献1 :日本专利特开2011-139423号公报 专利文献2 :日本专利第3773863号公报
【发明内容】
发明所要解决的技术问题
[0013] 然而，上述专利文献1、专利文献2的技术均利用了置位侧和复位侧的两个电平移 位电路，在因开关元件的动作而产生急剧电压变化（dV/dt)时，因半导体装置内的置位侧 和复位侧的器件元件的特性偏差而产生动作偏离，这成为误动作产生的原因。作为器件元 件的特性偏差，例如有寄生电容Cdsl、Cds2的偏差。
[0014] 本发明是鉴于上述情况而完成的，其目的在于提供一种能应对因置位侧和复位侧 的器件元件的特性偏差和dV/dt噪声等的影响而导致的误动作、且能削减费用的半导体装 置。 解决技术问题的技术方案
[0015] 为了达到上述目的，本发明的半导体装置对插入于高电位的主电源电位与低电位 的主电源电位之间的串联连接的高电位侧开关元件和低电位侧开关元件中的高电位侧开 关元件进行驱动控制，其特征在于，包括：一个电平移位电路，该一个电平移位电路提高低 电压的电位系统中动作的低侧区域的输入信号的信号电平，并将其作为在高电压的电位系 统中动作的高侧区域的信号进行输出；脉冲调制电路，该脉冲调制电路在低侧区域中动作， 在将1位设为一组H、L符号的组合时，生成由2位以上构成的表示置位信号或复位信号的 数据码元，并将其作为所述电平移位电路的输入信号来输出；脉冲解调电路，该脉冲解调电 路在高侧区域中动作，对从所述电平移位电路输出的数据码元进行解调，生成电平移位完 成的置位信号或复位信号；及控制电路，该控制电路基于从所述脉冲解调电路输出的电平 移位完成的置位信号/复位信号，控制所述高电位侧开关元件的导通/非导通。
[0016] 本发明中，对于用于使高电位侧开关元件动作的置位信号、复位信号，并不将其分 别经由电平移位电路传送给高电位系统，而是将其转换成数据码元，利用一个电平移位电 路传送给高电位系统，因此，能防止因半导体器件的特性偏差所导致的误动作。此外，通过 将1位设为一组H、L符号的组合，能减少符号间干扰，与用高（Η)电平和低（L)电平中的 任一个来表示1位的NRZ符号相比，信号分量频带变宽。由此，能实现半导体装置的高速动 作。
[0017] 此外，本发明的半导体装置的特征在于，脉冲调制电路具有：利用时钟输入使内部 状态依次转移的状态机；决定所述数据码元的下降时刻的第1定时器电路；及检测控制输 入信号的上升，来决定所述状态机的状态转移时刻的第2定时器电路，所述状态机利用所 述第2定时器电路，至少在第1状态、第2状态之间依次进行转移，在第1状态时发送起始 位，在第2状态时发送表示置位信号或复位信号的数据位。
[0018] 本发明中，在低侧区域，使用状态机将控制输入信号转换成数据码元，在高侧区 域，使用状态机对该数据码元进行解调，因此，能抑制在dv/dt噪声等影响下产生的数据错 误所导致的误动作。
[0019] 此外，本发明的半导体装置的特征在于，还设置有降低高侧区域的输入信号的信 号电平，并将其作为低侧区域的信号进行输出的电平移位电路，包括能实现双向的信号传 送的电平移位电路组。由此，将从低侧区域传送给高侧区域的信号再次向低侧区域折返，从 而能进行对照检查等的错误监视。 发明效果
[0020] 如上所述，本发明的半导体装置中，利用一个电平移位电路通过调制解调来传送 用于控制高电位侧开关元件的置位信号、复位信号，因此，能降低dV/dt噪声等的影响，并 能防止因两组电平移位电路中构成系统时的器件特性偏差而导致的误动作。此外，以往，为 了驱动高电位侧开关元件而使用了两个电平移位电路，但本发明的半导体装置中，能利用 一个电平移位电路来驱动高电位侧开关元件，因此，能削减费用。
【专利附图】
【附图说明】
[0021] 图1是本发明的一实施方式的半导体装置（高侧驱动电路10)的方框结构图。 图2是图1的脉冲调制电路11的方框结构图。 图3是图2的详细方框结构图。 图4是图1的脉冲调制电路11的动作时序图。 图5是图2的状态机（FSM) 23b的状态转移图。 图6是图3的第2定时器电路26的电路结构图。 图7是图3的第1定时器电路25的电路结构图。 图8是图6、图7所示的定时器电路25、26的时序图。 图9是表示图2的脉冲调制电路的电路仿真结果的图。 图10是图1的脉冲解调电路13的方框结构图。 图11是图10的脉冲解调电路13的动作时序图。 图12是表示图10的脉冲解调电路13的电路仿真结果的图。 图13是图1的高侧驱动电路10的输入输出信号（Hdrv、H0)及调制信号（SIG)的时序 图（图13 (a))、以及现有方式的商侧驱动电路90的时序图（图13 (b))。 图14是本发明的实施方式的脉冲次数（3次）的情况下的数据格式（图14(a))、及最 小脉冲次数（2次）的情况下的数据格式（图14 (b))。 图15是现有的半桥式电路的方框结构图。 图16是图15的高侧驱动电路90的方框结构图。 图17是图16所不的现有的1?侧驱动电路90的动作时序图。
【具体实施方式】
[0022] 以下，参照附图对本发明的一实施例的半导体装置进行说明。另外，以下所示的实 施例是本发明的半导体装置的优选具体例，有时会在技术上附加优选的各种限定，但只要 没有特别限定本发明的记载，本发明的技术范围就不限于这些方式。此外，以下所示的实施 方式中的结构要素能适当地与已有的结构要素等进行置换，而且能有包含与其他已有结构 要素的组合的各种变形。因此，以下所示的实施方式的记载并不限定权利要求书所记载的 发明的内容。
[0023](半导体装置的结构） 图1中，作为本发明的实施方式的半导体装置的一实施例，示出高侧驱动电路10的方 框图。对与图16相同的要素标注同一标号并省略说明。
[0024] 图1中，高侧驱动电路10包括：在低电位系统的输入信号（Hdrv)的接通/关断时 刻从一个输出端子产生规定的脉冲的调制信号（SIG)的脉冲调制电路11 ;将脉冲信号向高 电位系统进行移位的一个电平移位电路12 ;对移位完成的脉冲信号（SIGDRN)进行解调从 而产生置位信号、复位信号的脉冲解调电路13 ;对置位信号、复位信号进行保持的锁存电 路96 ;及基于锁存电路96的输出，输出高电位侧开关元件的驱动信号（H0)的高侧驱动器 97〇
[0025] 来自高侧驱动器97的输出信号H0输入到高电位侧开关元件XD1的栅极端子，对 高电位侧开关元件XD1进行接通/关断。
[0026] 另一方面，低电位侧开关元件XD2由现有的低侧驱动电路80的低侧驱动器81进 行接通/关断。串联连接的高电位侧开关元件XD1和低电位侧开关元件XD2连接到外部电 源PS，从两开关的连接点P1连接到负载L1的一端。负载L1的另一端连接到外部电源PS 的接地侧。
[0027] 此夕卜，图1中，电平移位电路12由N沟道型M0SFET(HVN3)与一端连接至N沟道型 M0SFET(HVN3)的漏极的电阻元件LSR3的串联电路构成。该电平移位电路12中，电阻元件 LSR3的另一端连接到二次侧电位系统的高电位侧电源电位（Vb)。此外，M0SFET(HVN3)的 源极端子连接到一次侧电位系统及二次侧电位系统的低电位侧电源电位（GND)。向N沟道 型M0SFET(HVN3)的栅极端子输入从脉冲调制电路11输出的调制信号（SIG)，从电阻元件 LSR3和N沟道型MOSFET (HVN3)的连接点P3输出移位完成的脉冲信号（SI⑶RN)。
[0028] 如上所述，本实施例的高侧驱动电路10的特征在于，使用一个由电阻元件和N沟 道型M0SFET构成的电平移位电路12，将电平移位电路12的输入端子（M0SFET的栅极端子） 与脉冲调制电路11连接，将电平移位电路12的输出端子（连接点P3)与脉冲解调电路13 连接。
[0029] 此外，在作为电平移位电路12的输出端子的连接点P3与高侧的基准电位（Vs)之 间以连接点P3为阴极侧来连接有二极管D3。该二极管D3具有使Vb-Vs间的电位固定的作 用。
[0030] (脉冲调制电路的结构） 图2中示出脉冲调制电路11的方框结构图。脉冲调制电路11具有检测调制开始的时 刻的变化点检测电路20、状态转移逻辑电路23、状态控制定时器电路24这主要三个结构要 素。
[0031] 变化点检测电路20将控制输入信号（Hdrv)与二输入异或（EX-0R)电路22的一 个输入端子连接，将控制输入信号（Hdrv)经由延迟电路（DELAY)21与异或电路22的另一 输入端子连接。异或电路22的输出端子即变化点检测电路20的输出端子与状态转移逻辑 电路23的输入端子连接，从状态转移逻辑电路23输出脉冲信号（SIG)。该状态转移逻辑电 路23利用状态控制定时器电路24进行动作。
[0032] 如图3所示，状态转移逻辑电路23具有利用输入时钟信号（CLK)使状态转移的状 态机（FSM) 23b、根据状态机23b的内部状态来产生脉冲信号的脉冲产生电路（SIGREG) 23c。 另外，状态机23b中使用的时钟信号（CLK)由作为变化点检测电路20的输出信号的单脉 冲（one-shot pulse)信号（XCHG)与决定状态控制时刻的第2定时器电路26的输出信号 (UP2)的逻辑或条件来生成。
[0033] (脉冲调制电路的动作） 图4中示出具有上述结构的脉冲调制电路11的动作时序图。 脉冲调制电路11利用变化点检测电路20,检测控制输入信号（Hdrv)的上升沿，生成 单脉冲信号（XCHG)。利用该脉冲信号，状态转移逻辑电路23的状态机23b从作为初始状 态的空闲状态（IDLE)变化成下一状态（ST1)。脉冲调制电路11具有两个定时器电路，第1 定时器电路25决定脉冲调制电路11的输出信号（SIG)的下降时刻，第2定时器电路26决 定状态机23b的状态转移时刻。
[0034] 本实施例中，状态机23b的内部状态具有包含空闲状态（IDLE)在内的四个状态， 除空闲状态（IDLE)以外的三个状态（ST1/ST2/ST3)为调制的数据格式的数据数。本实施 例的脉冲调制电路11中生成三个数据。
[0035] (状态机的状态转移） 图5中示出状态机（FSM) 23b的状态转移图。基本上，在所输入的时钟信号的上升沿， 以IDLE - ST1 - ST2 - ST3 - IDLE的顺序进行转移。在每一各自的状态ST1、ST2、ST3， 各输出信号STATE1、STATE2、STATE3变为有效。此外，在转移状态之间，作为用于使定时器 电路25、26动作的信号的EN(使能）信号变为有效。
[0036] (状态控制定时器电路24的结构） 本实施例的定时器电路24利用两个使用RC时间常数的定时器电路。第1定时器电路 25用于生成由脉冲调制电路11产生的调制脉冲即数据码元的下降时刻。第2定时器电路 26检测控制输入信号的上升，用于决定23b状态机的状态转移时刻。
[0037] 图6中示出第2定时器电路26的电路结构。利用由电阻26a和电容器26c构成 的RC电路来进行计时。该定时器电路26中，在状态机23b的输出即EN信号从低（L)电平 变化成高（H)电平时，开始电容器26c的充电即开始计时。经过规定时间后，若缓冲器26e 的输入电压超过阈值，则缓冲器26e的输出从低电平变化成高电平。由此，从与门电路26g 输出单脉冲信号。于是，经由或门电路26b，N沟道型M0SFET26d导通，对已充电至电容器 26c的电荷进行放电。第2定时器电路26中，若在放电后，EN信号为高电平，则重复进行再 计时、和规定时间内的放电。在第2定时器电路26的控制期间中即ΕΝ信号为高电平的期 间，定时器电路进行计时，状态机23b的状态进行转移。
[0038] 将信号可靠地从低侧传送到高侧的时间考虑在内来设定RC时间常数的值。此外， RC时间常数X状态转移数+ α设定为在控制输入信号Hdrv的最小脉冲宽度（tPW)以下。 此处，α为其他控制所需的时间余量。另外，EN信号的接通时间根据生成何种脉冲来预先 决定。
[0039] 图7中示出第1定时器电路25的电路结构。利用由电阻25c、25d和电容器25f构 成的RC电路来进行计时。若达到缓冲器25h的阈值，则生成单脉冲信号，进行定时器复位。 第1定时器电路25决定脉冲调制电路11的输出（SIG)的下降时刻，因此进行与第2定时 器电路26不同的控制。第2定时器电路26根据EN信号，以同一周期进行计时。然而，将 第1定时器电路25控制为仅在最初计时，RC时间常数为之后的周期的1/2倍。因此，在第 1定时器电路25中设置有控制用的锁存电路25a。
[0040] 第1定时器电路25的RC时间常数电路的电阻25c、25d的电阻值分别为第2定时 器电路26的电阻26a的1/2。此外，第1定时器电路25的RC时间常数电路的电容器25f 的静电电容与第2定时器电路26的电容器26c的静电电容相同。
[0041] 在输入第1定时器电路25的输入信号（EN)为低电平时，锁存电路25a被置位，锁 存电路25a的输出RCCHG成为高电平。该锁存输出进行动作，以使得RC时间常数电路的两 串联电阻元件中的一个电阻元件25c因 M0SFET25b而短路。因此，RC时间常数电路的电阻 值仅为电阻25d的电阻值。即，RC时间常数电路的电阻值为两串联电阻元件的总计电阻值 的1/2。一旦计时结束，则锁存电路25a的输出被复位，锁存输出RCCHG变成低电平。于是， 与电阻元件25c连接的M0SFET25b成为截止状态。因此，RC时间常数电路的电阻值与输出 RCCHG为高电平时相比设为2倍的值。由此，之后的RC时间常数以与第2定时器电路26的 RC时间常数相同的状态进行动作。因此，定时器计时时间的间隔变为相同。
[0042] 图8中示出本实施例的定时器电路25、26的时序图。第2定时器电路26的电容 器26c的充电电压波形（TIMER2)在本实施例中与状态数相对应，成为3齿的锯齿波形，以 对状态机的转移时间进行计时。此外，第1定时器电路25的输出信号（UP1)在比第2定时 器电路26的输出信号（UP2)要早1/2周期的时刻，产生脉冲。
[0043] (脉冲调制电路11的时序图） 图9中示出脉冲调制电路的电路仿真结果。控制输入信号Hdrv为低电平一高电平或 者高电平一低电平时，脉冲调制电路11的输出信号SIG在三个状态（ST1，ST2，ST3)之间依 次进行转移，在每一各自的状态输出脉冲数据。本实施例的输出信号SIG的格式由ST1 :起 始位、ST2:数据位、ST3:结束位构成。并构成为表示置位信号（SET)的数据位为无脉冲，表 示复位信号（RESET)的数据位为有脉冲。因此，控制输入信号Hdrv变成高电平时，输出信 号SIG的数据格式具有有脉冲一无脉冲一有脉冲的结构。此外，控制输入信号Hdrv变成低 电平时，输出信号SIG的数据格式具有有脉冲一有脉冲一有脉冲的结构。
[0044](脉冲解调电路的方框结构） 图10示出脉冲解调电路13的方框结构。解调用变化点检测电路30和解调用状态转 移逻辑电路31分别与脉冲调制电路11的变化点检测电路20和状态转移逻辑电路23对应。 此外，解调用状态转移逻辑电路31的状态机（FSM)13f和状态控制定时器电路（TMER)13g 的功能分别与状态转移逻辑电路23的状态机（FSM) 23b和状态控制定时器电路24相同。
[0045] 此外，在脉冲解调电路13中追加了数据位检测用逻辑电路32。另外，解调用 变化点检测电路30仅在空闲状态（IDLE)时，检测作为负逻辑信号的移位完成输出信号 (SIGDRN)的变化点，输出单脉冲信号（XCHG)。
[0046] 数据位检测用逻辑电路32中，锁存电路13k在状态ST2中移位完成输出信号 (SI⑶RN)为正时，由定时器输出信号（UP1)来进行置位。然后，锁存电路13r在锁存电路 13k接通后的下一个定时器输出信号（UP1)的输出时刻接通。之后，锁存电路13r在定时器 输出信号（UP2)的输出时刻关断。由此，从锁存电路13r输出一个短置位信号（S)。
[0047] 此外，锁存电路13m在状态ST2中移位完成输出信号（SI⑶RN)为负时，由定时器 输出信号（UP1)进行置位。然后，锁存电路13s在锁存电路13m接通后的下一个定时器输 出信号（UP1)的输出时刻接通。之后，锁存电路13s在定时器输出信号（UP2)的输出时刻 关断。由此，从锁存电路13s输出一个短复位信号（R)。
[0048] (脉冲解调电路的动作） 图11中示出脉冲解调电路13的动作时序图。从电平移位电路12输出的移位完成输 出信号（SIGDRN)成为输入脉冲解调电路13的输入信号。该移位完成输出信号（SIGDRN) 相对于脉冲调制电路11的输出信号（SIG)逻辑反转。
[0049] 脉冲解调电路13在最初的状态（IDLE状态）下检测出移位完成输出信号 (SIGDRN)的下降时，输出对解调开始进行识别的单脉冲信号（XCHG)。
[0050] 脉冲解调电路13的状态机（FSM) 13和状态控制定时器电路13g具有与脉冲调制 电路11的状态机（FSM) 23b和状态控制定时器电路24相同的功能。此外，各状态控制定时 器电路13g、24的时间常数也相同。
[0051] 因而，在该单脉冲信号（XCHG)产生时，状态机（FSM) 13f的EN信号接通一定时间。 然后，在EN信号接通的期间，具有状态控制定时器电路13g的两个定时器电路（第1定时 器电路和第2定时器电路）进行动作。由此，从单脉冲信号（XCHG)的产生时刻开始，以与 调制时相同的时间间隔分别输出状态控制定时器电路13g的输出信号（UP1，UP2)。
[0052] 此处，状态控制定时器电路13g的输出信号（UP2)为用于状态机（FSM) 13f的状态 转移的脉冲信号。此外，状态控制定时器电路13g的输出信号（UP1)为用于在ST2状态时 对数据位（SIGDRN)进行锁存的脉冲信号。
[0053] 通过将由定时器输出信号（UP1)锁存的数据位（SET_READY，RESET_READY)用下一 个定时器输出信号（UP1)读入，来生成脉冲解调电路13的输出信号即置位信号（S)和复位 信号（R)。锁存输出（LT0)通过利用锁存电路96对该置位信号（S)/复位信号（R)的脉冲 信号进行锁存来得到。
[0054] 通过以上处理来完成解调处理。LT0信号经过高侧驱动器97成为输入到高电位侧 开关元件XD1的栅极的H0输出。
[0055] 图12中示出脉冲解调电路13的电路仿真结果。基于SIGDRN信号的三个脉冲，对 LT0信号进行解调。
[0056] 如上所述，本发明的实施方式的高侧驱动电路的特征在于，仅使用一个电平移位 电路，设置脉冲调制电路来替代低电位侧的脉冲产生电路，并在高电位侧的锁存电路前级 追加了解调功能。
[0057] 图13(a)中示出图1的结构中的高侧驱动电路10的输入输出信号（Hdrv，H0)及 调制信号（SIG)的时序图。此外，图13(b)中示出现有方式的时序图以进行比较。
[0058] 如图13(a)所示，本发明中，具有如下特征：控制输入信号Hdrv的最小脉冲宽度 (tPW)被确定，在该最小脉冲宽度（tPW)的时间内从低侧向高侧至少传送2次以上的脉冲信 号。
[0059] 分别在图14(a)、图14(b)中示出本实施例的脉冲次数（3次）的脉冲信号的数据 格式、最小脉冲次数（2次）的脉冲信号的数据格式。在调制侧生成的数据的最初脉冲信号 表示起始位，必定输出脉冲信号。利用该脉冲信号，在解调侧对数据信号的开始进行识别。 第二个数据表示数据位。利用二进制数据的值，确定有无脉冲。该二进制数据用于表示置 位信号、复位信号，例如置位状态表示有脉冲，复位状态表示无脉冲。这样，本发明中，能最 少利用两个脉冲进行调制解调，将用于调制解调的数据格式仅设为1 :起始位、2 :数据位， 通过将状态转移逻辑（FSM)的状态设为包含IDLE状态在内的三个状态，从而能进行调制解 调。
[0060] 另一方面，本发明可适用的脉冲数的最小值为2。此外，本发明具有如下前提条件： 控制输入信号Hdrv的最小脉冲宽度（tPW)被预先确定，在该最小脉冲宽度（tPW)的时间内 从低侧向高侧至少传送2次脉冲信号。本发明的半导体装置即高侧驱动电路中，只要在该 前提条件的范围内，就能利用多次的脉冲进行数据的调制解调。在此情况下，为了识别误脉 冲，还可以追加简单的奇偶校验位、附加用于对误脉冲进行纠正的纠错码等。此外，通过增 加数据位长度，从而能进行纠错、传送置位信号/复位信号以外的信息。例如，还可设置基 于温度信息来对图6、图7的RC时间常数进行微调整这一相对于温度变化的延迟保证功能 等。
[0061] 以上，根据本发明的实施方式,能利用一个电平移位电路来驱动高电位侧开关元 件，因此，能削减费用。此外，本发明的实施方式中，由于在一个电平移位电路中通过调制解 调来传送用于控制高电位侧开关元件的置位信号、复位信号，因此，能降低dv/dt噪声等的 影响，并能防止由两组电平移位电路构成系统时的因器件特性偏差而导致的误动作。
[0062] 本实施例中，对于进行从低侧向高侧的电平上拉方向的信号传送的电平上拉电路 组进行了说明。对于进行从高侧向低侧的电平下拉方向的信号传送的电平下拉电路组，也 可通过将调制解调电路在高侧和低侧进行替换来实现。
[0063] 此外，本发明的半导体装置中，通过分别设置电平上拉电路组和电平下拉电路组， 能进行双向的信号传送。例如，利用电平下拉电路组，能将由高侧的输出（H0)驱动的高电 位侧开关元件XD1的过电流检测、过热检测结果传送到低侧。 标号说明
[0064] 10高侧驱动电路（半导体装置） 11脉冲调制电路 12,93,94电平移位电路 13脉冲解调电路 20变化点检测电路 22异或电路 23状态转移逻辑电路 23a，26b或门电路 23b状态机 23c脉冲产生电路 24状态控制定时器电路 25, 26定时器电路 13k，13m，13r，13s，25a，96 锁存电路 25b，26d MOSFET 25c，25d，26a 电阻 25f，26c电容器 25h，26e缓冲器 25i延迟电路 25j，26g与门电路 30解调用变化点检测电路 31解调用状态转移逻辑电路 32数据位检测用逻辑电路 60输出电路 70输入缓冲器&保护电路 80低侧驱动电路 81低侧驱动器 90现有的高侧驱动电路 91脉冲产生电路 92控制信号输出电路 95锁存误动作保护电路 97高侧驱动器 D1?D3二极管 LSR1?LSR3电阻元件 PS外部电源 XD1、XD2开关元件
【权利要求】
1. 一种半导体装置，该半导体装置对插入于高电位的主电源电位与低电位的主电源电 位之间的串联连接的高电位侧开关元件和低电位侧开关元件中的高电位侧开关元件进行 驱动控制，其特征在于，包括 ： 一个电平移位电路，该电平移位电路提高低电压的电位系统中动作的低侧区域的输入 信号的信号电平，并将其作为在高电压的电位系统中动作的高侧区域的信号进行输出； 脉冲调制电路，该脉冲调制电路在低侧区域中动作，在将1位设为一组H、L符号的组合 时，生成由2位以上构成的表示置位信号或复位信号的数据码元，并将其作为所述电平移 位电路的输入信号来输出； 脉冲解调电路，该脉冲解调电路在高侧区域中动作，对从所述电平移位电路输出的数 据码元进行解调，生成电平移位完成的置位信号或复位信号；以及 控制电路，该控制电路基于从所述脉冲解调电路输出的电平移位完成的置位信号/复 位信号，控制所述高电位侧开关元件的导通/非导通。
2. 如权利要求1所述的半导体装置，其特征在于， 所述脉冲调制电路具有： 利用时钟输入使内部状态依次转移的状态机； 决定所述数据码元的下降时刻的第1定时器电路；以及 检测控制输入信号的上升，决定所述状态机的状态转移时刻的第2定时器电路， 所述状态机利用所述第2定时器电路，至少在第1状态、第2状态之间依次进行转移， 在第1状态时发送起始位，在第2状态时发送表示置位信号或复位信号的数据位。
3. 如权利要求1或2所述的半导体装置，其特征在于， 还设置有降低高侧区域的输入信号的信号电平，并将其作为低侧区域的信号进行输出 的电平移位电路，从而包括能实现双向的信号传送的电平移位电路组。
【文档编号】H03K7/08GK104094525SQ201380008264
【公开日】2014年10月8日 申请日期:2013年1月21日 优先权日:2012年4月2日
【发明者】赤羽正志 申请人:富士电机株式会社