Eprom单元的制作方法
【专利摘要】本发明涉及一种寄存器单元，所述寄存器单元包括：一个输出节点(OUT)；至少两个电源节点(VP、GND)；第一闪速晶体管(1201)和第二闪速晶体管(1202)；其中所述寄存器单元被构造成，使得随着所述闪速晶体管中的至少一个中存储的值的变化，所述电源节点中的至少一个可驱动所述输出节点。本发明还涉及一种包括所述寄存器单元的FPGA。
【专利说明】EPROM单元
[0001]在众多电子应用中，通常必须提供能够以适当电压和/或电流驱动负载的寄存器单元。对于FPGA应用，尤其是这种情况，在FPGA应用中，用于设置FPGA的行为的寄存器单元提供在最终驱动FPGA的输出负载之前可经过多个旁栅(pass gate)的信号。因此，需要具有适当驱动电压和/或电流的寄存器单元。
[0002]通常这避免了对于FPGA应用使用闪速寄存器单元。特别地，已知闪速寄存器单元具有高阻抗并因此具有低驱动电压和/或电流。
[0003]本发明通过提供能够为诸如FPGA设置的应用提供适当驱动电流和/或电压的寄存器单元来解决这个问题。
[0004]特别地，本申请的实施方式可涉及一种寄存器单元，所述寄存器单元包括:一个输出节点；至少两个电源节点；第一闪速晶体管和第二闪速晶体管；其中，寄存器单元可被构造成，使得随着至少一个闪速晶体管中存储的值的变化，至少一个电源节点可驱动输出节点。
[0005]这提供了以由电源节点提供且由闪速晶体管控制的电流和电压驱动寄存器单元的输出的有益优点。以此方式，闪速晶体管可保持存储在寄存器单元中的值，而寄存器单元输出的实际驱动电流不是直接由闪速晶体管提供，而是间接通过电源节点提供的。以此方式，可确保寄存器单元输出处的适当电流和/或电压驱动能力。
[0006]在有利的实施方式中，第一闪速晶体管可连接在第一电源节点和所述输出节点之间，所述第二闪速晶体管可连接在第二电源节点和所述输出节点之间，所述寄存器单元可被构造成，使得流进和/或流出所述输出节点的电流流过所述闪速晶体管中的至少一个。
[0007]这提供了以下有益优点:以简单且有效方式控制从电源节点到寄存器单元的输出的电流流动，从而减少必要组件的数量。
[0008]在有利的实施方式中，所述第一闪速晶体管可通过第一晶体管与所述第一电源节点分开并且通过第二晶体管与所述第二电源节点分开，所述第二闪速晶体管可通过第三晶体管与所述第二电源节点分开，其中所述寄存器单元可被构造成，使得通过控制所述第一晶体管和/或所述第二晶体管和/或所述第三晶体管将所述闪速晶体管编程。
[0009]这提供了以下有益优点:允许使用与用于驱动寄存器单元的输出相同的电流路径将闪速晶体管编程，从而减少将寄存器单元编程所需的组件的数量。
[0010]在有利的实施方式中，可通过使编程电流经由所述第二晶体管流过所述第一闪速晶体管，将所述第一闪速晶体管编程，和/或可通过使编程电流经由所述第三晶体管流过所述第二闪速晶体管，将所述第二闪速晶体管编程。
[0011]这提供了以下有益优点:允许只使用三个附加晶体管将两个闪速晶体管编程。
[0012]在有利的实施方式中，所述寄存器单元还可包括第四晶体管并且所述寄存器单元可被构造成使得所述编程电流进一步流过所述第四晶体管。
[0013]这提供了以下有益优点:允许在编程模式期间电流流出寄存器单元的路径，而不使用连接到输出节点的路径。
[0014]此外，本发明可涉及一种包括多个旁栅和多个根据之前权利要求中的任一项所述的寄存器单元的FPGA。
[0015]这提供了以下有益优点:实现了紧凑和规则的FPGA构造，其中，旁栅和FPGA的输出可被寄存器单元直接驱动，而不需要附加的信号中继器。
[0016]下文中，将使用有利的实施方式并参照附图用示例的方式更详细地描述本发明。所描述的实施方式只是如下的可能构造:如上所述，可以彼此独立地实现单个特征或者可以省略单个特征。用相同的参考标号提供附图中示出的相同的元件。可以省略与不同附图中示出的相同元件相关的部分描述。在附图中:
[0017]图1示意性示出根据本发明的实施方式的寄存器单元；
[0018]图2A示意性示出根据本发明的实施方式的图1中的寄存器单元的外部连接；
[0019]图2B示意性示出根据本发明的实施方式的多个寄存器单元的连接；
[0020]图3示意性示出根据本发明的实施方式的使用图1的寄存器单元的查找表的架构。
[0021]图1示意性示出根据本发明的实施方式的寄存器单元1000。寄存器单元1000包括晶体管1101-1105以及闪速晶体管1201和1202。晶体管1101-1105可以是例如高压晶体管。特别地，它们能够操纵1V至20V范围内(优选地，15V)的电压。此外，可通过任何多栅晶体管技术(诸如，背栅在埋入氧化层下方的SOI上的FETJP /或鳍式场效应晶体管、和/或三栅FET等)来实现晶体管1101-1105、1201-1202中的任一个。
[0022]更具体地，晶体管1101是其源极连接到电源节点VP的P-MOS型晶体管。晶体管1102是其源极连接到电源节点GND的N-MOS晶体管。两个晶体管1101和1102的栅极连接到信号DATA。两个晶体管1101和1102的漏极连接到公共节点1301，公共节点1301本身连接到闪速晶体管1201的漏极/源极。
[0023]施加到电源节点VP的电压电平高于施加到电源节点GND的电压电平。节点VP和GND之间的电压差可取决于寄存器单元1000执行的操作，如随后将描述的。
[0024]类似地，晶体管1103是其源极连接到电源节点VP的P-MOS型晶体管。晶体管1104是其源极连接到电源节点GND的N-MOS晶体管。两个晶体管1103和1104的栅极连接到信号DATA’。在寄存器单元1000操作期间，信号DATA’常常与信号DATA的取反形式关联。两个晶体管1103和1104的漏极连接到公共节点1302，公共节点1302本身连接到闪速晶体管1202的漏极/源极。
[0025]晶体管1105是NMOS型晶体管并且其栅极连接到信号RD’，其源极连接到电源节点GND并且其漏极连接到节点1303，节点1303本身连接到这两个闪速晶体管1201和1202的漏极/源极。
[0026]尽管在这个特别的实施方式中，NMOS晶体管用于晶体管1105，但本发明不限于此，这可通过替代地使用PMOS晶体管或用于将电源节点GND连接到节点1303的任何方式实现。
[0027]最终，两个闪速晶体管1201和1202的栅极连接到与信号SEL连接的公共节点1304，而公共节点1303连接到寄存器单元1000的输出OUT。
[0028]在下文中，将针对编程模式、擦除操作、保持模式和读取模式示出寄存器单元1000的行为。
[0029]在编程模式下，对于将I或O编程到寄存器单元1000，节点VP和GND之间的电压差被设置成范围可在1V至20V内(优选地，15V)的值VPP。针对擦除操作，使用相同的值。然而，本发明不限于此并且可替代地使用不同值。
[0030]为了在寄存器单元1000中设置数字值1，信号被设置为:
[0031]-DATA=高
[0032]-DATA，=低
[0033]-SEL = HV
[0034]-RD，=高
[0035]这里，采用的术语“高”和“低”的含义分别是:就NMOS晶体管而言，“高得足以”导通晶体管并且“低得足以”截止晶体管。对于PMOS晶体管而言，情况相反。
[0036]术语HV意思是，通过将电荷存储在浮置栅中，当电流正流过晶体管时高得足以允许将闪速晶体管编程的电压电平。
[0037]通过使用这个信号组合，晶体管1102和1103导通(即，导电)，而晶体管1101和1104截止(S卩，不导电)。这意味着，节点1301被设置成与施加到节点GND的电压对应的电压值，而节点1302被设置成与施加到节点VP的电压对应的电压值。此外，由于RD’被设置成高，因此晶体管1105导通，从而将节点1303连接到节点GND。
[0038]同时，通过将SEL信号设置成电压值HV，闪速晶体管1201和1202都导通，S卩，导电，并且处于可通过将电荷存储到浮置栅中将闪速晶体管1201和1202编程的状态。
[0039]以此方式，可以改变闪速晶体管1202的阈值电压。特别地，由于节点1301和1303都处于相同电压电平，因此没有电流将流过闪速晶体管1201。然而，由于节点1302和1303分别连接到VP和GND，因此电流将流过闪速晶体管1202。选择电压电平，以便形成被捕获在闪速晶体管1202的浮置栅中的热电子。以此方式，由于存储电荷的累积，导致闪速晶体管1202的阈值电压下降。
[0040]通过这样，晶体管1202的阈值电压降低。以这种方式，假设两个闪速晶体管1201和1202的原始阈值电压处于较高值，将值I记录在寄存器单元1000中。
[0041]在下文中，将描述设置对应于O的数字值。为了在寄存器单元1000中设置数字值0，信号被设置为:
[0042]-DATA =低
[0043]-DATA’ =高
[0044]-SEL = HV
[0045]-RD，=高
[0046]因此，晶体管1101和1104导通(即，导电)，而晶体管1102和1103截止(S卩，不导电)。这意味着，节点1301被设置成与施加到节点VP的电压对应的电压值，而节点1302被设置成与施加到节点GND的电压对应的电压值。
[0047]此外，由于RD’被设置成高，因此晶体管1105导通，从而将节点1303连接到节点GND。
[0048]因SEL信号处于电压值HV，闪速晶体管1201和1202都导通(B卩，导电)。以此方式，可以改变闪速晶体管1201的阈值电压。
[0049]特别地，与相对于I的设置对称地，由于节点1302和1303都处于相同电压电平GND,因此没有电流将流过闪速晶体管1202。然而，由于节点1301和1303被分别设置成施加到节点VP的电压和施加到节点GND的电压，因此电流将流过闪速晶体管1201。选择电压电平，以便形成被捕获在闪速晶体管1201的浮置栅中的热电子。以此方式，由于存储电荷累积在其浮置栅中，导致闪速晶体管1201的阈值电压下降。
[0050]通过这样，晶体管1201的阈值电压降低，使得在读操作期间其将导通(即，导电)。以这种方式，假设两个闪速晶体管的原始阈值电压处于较高值，将值O记录在寄存器单元1000 中。
[0051]尽管通过凭借降低两个晶体管中的一个的阈值电压设置值I和/或O来描述这个实施方式，本发明不限于此。另选地，或另外地，可通过增大这两个晶体管中的一个的阈值电压来设置这个值。
[0052]为了擦除存储在寄存器单元1000中的值，信号被设置为:
[0053]-DATA =高
[0054]-DATA’ =高
[0055]-SEL = -HV
[0056]-RD，=高
[0057]以此方式，节点1301、1302和1303被设置成与施加到节点GND的电压相等的电压电平。通过对SEL信号施加负电压-HV，擦除存储在闪速晶体管1201和1202的浮置栅中的值。
[0058]特别地，SEL信号的负幅值高得足以让存储的电子因隧穿而通过栅极，从而将两个闪速晶体管1201和1202的原始较高阈值恢复到其原始电平。
[0059]尽管在本实施方式中描述了值-HV，但用于擦除过程的信号SEL的值不需要相对于用于将寄存器单元编程的值+HV对称。特别地，可向信号SEL施加低得足以删除存储在闪速晶体管1201和1202中的值从而将它们重设成阈值电压的开始较高电平的任何电压。
[0060]在下文中，将描述保持过程。在保持模式以及读取I或O的读取模式下，节点VP和GND之间的电压差被设置成值VHH。
[0061]当为了驱动用多栅晶体管实现的查找表(诸如，在法国专利申请FR1252002中描述的多栅晶体管)而使用寄存器单元时，VHH可以是在例如实现查找表的旁栅的多栅晶体管的标称VDD值的大致一倍至两倍的范围内。例如，在鳍式场效应晶体管用于实现旁栅的情况下，与鳍式场效应晶体管的VDD对应的VHH值足够了。就FDSOI而言，可需要较高电压补偿晶体管的电势不对称。
[0062]为了将寄存器单元设置成保持模式，信号被设置为:
[0063]-DATA =高
[0064]-DATA，=低
[0065]-SEL =低
[0066]-RD，=低
[0067]通过将SEL设置成低值(例如，0V)，闪速晶体管1201和1202都被阻断(S卩，不导电)，而与存储在寄存器单元1000中的值无关。换句话讲，用于SEL的值低使得，即使闪速晶体管1201或1202中的一个具有降低的阈值电压，在将I或O存储在寄存器单元中之后，晶体管1201或1202也将不再导电。
[0068]以此方式，输出节点OUT将是浮置的并且保持存储在寄存器单元1000中的值。
[0069]尽管信号DATA和DATA’已被描述为被分别设置成高和低，但本发明不限于此，例如还可通过将DATA和DATA’分别设置成低和高来实现本发明。更一般地，信号DATA和DATA’在保持模式期间可以根本无需被驱动而是可以保持浮置。另选地或者另外地，在寄存器单元1000用于在保持模式期间丢弃寄存器单元的输出OUT的应用的情况下，例如，如果在读取操作期间寄存器单元的输出只连接到其它节点，则也可将信号RD’设置成任何值和/或保持浮置。
[0070]另选地，或者另外地，信号RD’可被用于在保持期间实现输出节点OUT上的稳定值。例如，通过将信号RD’设置成高值，晶体管1105将导通(S卩，导电)，在保持模式期间输出节点OUT将被稳定设置成值GND。
[0071 ] 对于保持和读取二者而言，节点VP和GND之间的电压差已经被定义为被设置成值VHH，但本发明不限于此。在保持和读取时使用公共值VHH的优点在于以下事实:一旦已将寄存器单元编程，例如，在特定初始化过程期间，寄存器单元1000就可随后以对应于VHH的节点VP的单个电源电压值进行操作。然而，如果需要，可在这两个过程中可使用不同的电压差。
[0072]另外，另选地，或另外地，在保持模式期间，VP和GND之间的电压差可被设置成任何值，因为两个闪速晶体管1201和1202不导电。
[0073]在下文中，将描述读取操作。为了读取存储在寄存器单元1000中的数字值，信号被设置为:
[0074]-DATA =高
[0075]-DATA’ =低
[0076]-SEL = Vread
[0077]-RD’ =低
[0078]因此，晶体管1102和1103导通(即，导电)，而晶体管1101和1104截止(S卩，不导电)。这意味着，节点1301被设置成与施加到节点GND的电压对应的电压值，而节点1302被设置成与施加到节点VP的电压对应的电压值。
[0079]施加到SEL信号上的电压被设置成值Vread，值Vread高得足以当通过在寄存器单元1000中设置值I或O而降低闪速晶体管1201和/或1202的电压阈值时使闪速晶体管1201和/或1202导通，但低得足以当晶体管1201或1202的阈值被设置成较高原始值时避免使晶体管1201或1202导通。
[0080]因此，在已将I存储在寄存器单元1000中的情况下，闪速晶体管1202具有降低的阈值电压，而闪速晶体管1201具有标准的较高阈值电压。通过在SEL节点上施加Vread电压电势，使闪速晶体管1202导通，使得节点1302和1303连接。以此方式，由于晶体管的基板效应，导致输出节点被升至电压电平VHH’，电压电平VHH’可不同于施加在节点VP的电压VHH。以此方式，在输出节点OUT出现存储的值I。
[0081]类似地，当值O已被存储在寄存器单元1000中时，闪速晶体管1201具有降低的阈值电压，而闪速晶体管1202具有标准的较高阈值电压。通过在SEL节点上施加Vread电压电势，使闪速晶体管1201导通，使得节点1301和1303连接。以此方式，输出节点被施加到节点GND的电压电平驱动，从而在输出节点OUT出现存储的值O。
[0082]这是有利的，因为输出节点OUT没有被存储在闪速晶体管1201和/或1202中的值直接驱动，而是通过使用节点GND和VP处可用的电源电压间接通过这个存储的值驱动。以此方式，不必通过感测放大器放大闪速晶体管提供的输出电压。相反地，可直接得到强信号，所述强信号具有所需的电流和/或电压特性，是通过施加在节点GND和VP的电源电压提供的。
[0083]因此，可成功使用寄存器单元1000驱动需要不能由闪速晶体管1201和1202本身产生的电压和/或电流水平的应用。特别地，这使得寄存器单元适于用于FPGA应用，在FPGA应用中，在输出节点OUT上提供的信号可能必须交叉多个旁栅并且仍然足够强得驱动FPGA的输出。
[0084]尽管在上述实施方式中相同电压差被描述为在连接到晶体管1101和1102的节点VP和GND之间以及连接到晶体管1103和1104的节点VP和GND之间，但本发明不限于此。特别地，对于寄存器单元1000的任何给定操作状态，两个电压差可以是不同的。
[0085]例如，在读取操作期间，在上述实施方式中，如果寄存器单元存储值0，在输出节点OUT和电源电压节点GND之间，闪速晶体管1201将是导通的。因此，连接到晶体管1101的节点VP处的电压值是不相关的。特别地，这个节点可被设置成任何给定电压，包括与GND、VHH或VPP相同的电压。同时，由于连接到晶体管1103的节点VP正在驱动输出0UT，因此如果寄存器单元1000存储值1，则这个节点上的电压电势可被设置成VPP、或VHH、或任何其它电压值，这取决于对输出节点OUT的电压要求。
[0086]对于连接到晶体管1101的节点VP使用VPP会是有利的，因为将需要这个节点具有与VPP的单个连接并且没有VPP和VHH之间的可切换连接。
[0087]图2A示意性示出根据本发明的实施方式的图1中的寄存器单元1000的外部连接。
[0088]特别地，如图2A中可看到的，寄存器单元1000具有依次连接到信号DATA、SEL、DATA’、GND、VHH和VPP的外部连接1401-1406。本领域的技术人员应该理解，根据寄存器单元1000的操作，存在通过连接1405和1406将内部节点VP中的任一个连接到VHH和/或VPP电源电压中的任一个的众多方式。特定实现方式可有所不同，只要根据寄存器单元1000的操作状态针对VP节点实现与所需电压值的连接。
[0089]如图2A中可看到的，可通过只使用两个布线层(诸如，两个金属层)实现信号DATA、SEL、DATA’、GND、VHH和VPP的布线。此外，可用多个寄存器单元1000可按规则和紧凑架构紧密布置这样的方式实现布线。这在图2B中示出。
[0090]图2B示意性示出根据本发明的实施方式的多个寄存器单元1000的连接。为了方便示出，没有出现SEL信号线。本领域的技术人员应该清楚，如图2A中所示，SEL信号线可被实现为平行于VPP、VHH和GND信号线。
[0091]如在图中可看到的，多个寄存器单元1000可布置成矩阵布置。该矩阵在线和/或行的数量方面不受限制。
[0092]这种布置是有利的，因为它在输出信号OUT的水平节距方面提供了灵活性。特别地，该节距可比寄存器单元1000的节距窄，因为可实现多个行。
[0093]特别地，当与法国专利申请FR1252002中描述的查找表一起使用和/或用于实现法国专利申请FR1252003中描述的查找表架构时，寄存器单元的这种布置可以是有利的。专利申请FR1252002和FR1252003 二者的全文特此以引用方式并入。这种布置实现了紧凑和规则的查找表布局，其中，寄存器单元可直接驱动查找表的旁栅。
[0094]图3示意性示出根据本发明的实施方式的使用图1的寄存器单元的查找表的架构。
[0095]查找表架构3000包括可编程逻辑部件3100和寄存器单元组3200和3300。特别地，可通过例如以图2B中所示的方式布置的多个寄存器单元1000实现寄存器单元组3200和/或3300。在可编程逻辑部件3100内，布置多个旁栅，其中，通过寄存器单元组3200和3300内的寄存器单元发出的信号控制旁栅。
[0096]由于旁栅实现可编程逻辑部件3100的水平细长形状的布置，可以用密集方式有效地组合可编程部件3100和寄存器单元组3200和3300。事实上，旁栅的这种布置允许寄存器单元布置在旁栅旁边，从而避免复杂的布线和空的硅区域。
[0097]在下文中，将描述可编程逻辑部件3100和寄存器单元组3200和3300的布置和其间的连接。
[0098]诸如连接线3411的金属I连接线提供与可编程逻辑3100的内部节点(诸如电源)的连接3501、和/或与输入信号的内部互连、和/或与输出节点的连接等。
[0099]为了便于示出，只参考连接3501。本领域的技术人员应该清楚，用图3中的圆点类似地指示其它示例性连接。另外，诸如线3411的连接线的数量和布置只被指示为是示例性的并且将取决于需要与之连接的物理节点的位置和数量、和/或可编程逻辑3100和寄存器单元组3200、330的大小，还取决于其它因素。
[0100]另选地，或另外地，诸如连接线3412的金属I连接线提供寄存器单元组3200和/或3300的连接。例如，可使用连接线3412以解码(即，选择)寄存器单元组3200中的一个或多个寄存器单元。通过选择寄存器单元，可以例如将一个值存储在寄存器单元内，以便构造查找表架构3000。关于寄存器单元1000，用信号SEL操作选择，而连接线3412可以是例如VPP、VHH和/或GND等中的任一个。
[0101]因此可编程逻辑3100沿着寄存器单元组3200和/或3300布置有利地允许将单个金属层(在这种情况下，金属I)用于实现可编程逻辑3100内和寄存器单元组3200和/或3300内的连接。
[0102]另外，这种布置允许连接3600从寄存器单元组3200和3300通向可编程逻辑3100，从而用简单布线传送寄存器单元信号。这些连接可对应于寄存器单元组3200和3300内的多个寄存器单元1000发出的多个OUT信号。可以在金属层I或2中或在多晶硅层中或者在金属层下方的等效连接层中实现连接3600。
[0103]具体地，可以用基本上与各个旁栅对准的方式布置寄存器单元。这提供了对寄存器单元信号的简单布线和可扩展设计。
[0104]另外，寄存器单元的布置不限于一个寄存器单元组在可编程逻辑3100上方并且一个寄存器单元组在其下方等。可使用任何组合，例如，两个寄存器单元组在上方，两个寄存器单元组在下方；一个寄存器单元组在上方并且两个寄存器单元组在下方等。具体地，如果寄存器单元被设计为使得能够有效地以两个为一组将它们分组，则可能有利的是，将它们布置成，两组在可编程逻辑上方、两组在下方、两组在上方、等等。
[0105]例如，参照图2A，寄存器单元可被布置成共用连接线VPP、VHH和GND，这是通过将一组寄存器单元1000布置在这些线下方并且将一组寄存器单元1000布置在这些线上方进行的。
[0106]将其它金属层(例如，金属2)用于诸如连接线3421的连接线，以便为寄存器单元组3200和/或3300提供数据连接，以构造查找表架构3000。这可对应于例如寄存器单元1000的DATA和DATA’连接线。
[0107]由于上述两个金属层，实现查找表架构的操作。更具体地，通过仅使用两个金属层，可以将寄存器单元编程，以便将查找表架构3000的行为编程并向查找表供电。
[0108]因此，可使用连接线3431和/或3441将可编程逻辑3100的内部节点与附近电路中的其它节点互连。另选地，或另外地，它们可用于将用作可编程逻辑3100的查找表的输出连接到包括查找表架构3000的电路的输出。另选地，或另外地，它们可用于连接到其它节点，诸如另一个查找表架构3000的节点。
[0109]由于与金属2内的连接线3421交叉，导致可在金属I或者除金属2外的任何金属上实现连接线3431。对称地，由于与金属I内的连接线3411交叉，导致可在金属2或者除金属I外的任何金属上实现连接线3431。
[0110]查找表架构3000的这种布置常规地是有利的，从而简化了布线、时序、寄生电容管理、制造、误差检测和可扩展性。
[0111]尽管本实施方式已被示出为包括两个寄存器单元组3200和3300，但本发明不限于此。特别地，如上所述，也可以用诸如仅寄存器单元组3200的单个寄存器单元组实现本发明。另选地，或另外地，可实现布置在寄存器单元组3200上方和/或寄存器单元组3300下方的一个或多个其它的寄存器单元组。例如，可用交错方式提供寄存器单元，但所有的寄存器单元都在可编程逻辑3100的一侧，从而导致在寄存器单元组3200和3300中一个在另一个上方。
[0112]此外，尽管已参照奇数条金属线的水平布置和偶数条金属线的垂直布置示出本实施方式，但这仅为示例。另选地或另外地，金属线的方向可以是相反的，也就是说，偶数条金属线是水平放置并且奇数条金属线是垂直放置。另选地或另外地，所有金属线可以是水平的或者垂直的。一般地，任何金属线可具有任何方向性，诸如水平、垂直、45度等。
[0113]另外，尽管金属层已被描述为金属1、金属2等，但这并不是限制本发明。更具体地，如本领域的技术人员应该明显清楚的，任何金属层可与任何其它交换。
[0114]另外，包括与两个寄存器单元组3200和/或3300交织的多个可编程逻辑块3100的电路可被如法国专利申请FR1252003中描述地实现。然而，本发明不限于此。另选地，或另外地，电路可包括仅与一个寄存器单元组3200、3300交织的多个可编程逻辑3100。
[0115]另选地，或另外地，可编程逻辑和寄存器单元组的序列可包括:第一寄存器单元组，其发出第一可编程逻辑、第一可编程逻辑、第二可编程逻辑的寄存器单元信号:第二寄存器单元组，其发出第二可编程逻辑的寄存器单元信号。特别地，如果例如用水平对称方式布置第一可编程逻辑和第二可编程逻辑，以共用通向电压电源的公共连接，则这可能是有利的。可实现用于寄存器单元组3200和3300的类似布置，以共用诸如GND、VPP和/或VHH的公共电源连接。
[0116]另外，其它电路可包括标准单元块，该标准单元块被布置在两个查找表3000之间并且经由任何金属层连接到这些查找表中的任一个。有利地，由于可将金属层I和2用于查找表的布线，因此可保留相同金属层用于标准单元块的内部布线，而可将其余金属层用于将标准单元块与任何查找表3000或者与电路中的任何其它节点互连。
[0117]具体地，可通过使用专利文献欧洲专利申请EP 2 333 8333 Al中公开的教导实现标准单元块。因为该文献中公开的标准单元可用行形式进行规则布置，所以这是有利的。除了查找表3000的规则布置之外，包括寄存器单元1000的标准单元块的这种规则布置提供紧凑而密集的布局。
[0118]此外，如上所述的规则布置允许电源节点和连接线进行规则放置，从而导致对布局表面上压降的简化管理。
[0119]尽管已描述了众多实施方式，但它们将不被视为是独立的。具体地，可在权利要求书限定的本发明范围内组合不同实施方式中的特征。
【权利要求】
1.一种寄存器单元，所述寄存器单元包括: 一个输出节点(OUT)； 至少两个电源节点(VP、GND)； 第一闪速晶体管(1201)和第二闪速晶体管(1202)； 其中所述寄存器单元被构造成，使得随着所述闪速晶体管中的至少一个中存储的值的变化，所述电源节点中的至少一个能驱动所述输出节点。
2.根据权利要求1所述的寄存器单元， 其中所述第一闪速晶体管连接在第一电源节点(GND)和所述输出节点之间，所述第二闪速晶体管连接在第二电源节点(VP)和所述输出节点之间， 其中所述寄存器单元被构造成，使得流进和/或流出所述输出节点的电流流过所述闪速晶体管中的至少一个。
3.根据权利要求1或2所述的寄存器单元， 其中所述第一闪速晶体管通过第一晶体管(1102)与所述第一电源节点分开并且通过第二晶体管(1101)与所述第二电源节点分开，所述第二闪速晶体管通过第三晶体管(1103)与所述第二电源节点分开， 其中所述寄存器单元被构造成，使得通过控制所述第一晶体管和/或所述第二晶体管和/或所述第三晶体管将所述闪速晶体管编程。
4.根据权利要求3所述的寄存器单元，其中 通过使编程电流经由所述第二晶体管流过所述第一闪速晶体管，将所述第一闪速晶体管编程，和/或 通过使编程电流经由所述第三晶体管流过所述第二闪速晶体管，将所述第二闪速晶体管编程。
5.根据权利要求4所述的寄存器单元，所述寄存器单元还包括第四晶体管(1105)，并且其中 所述寄存器单元被构造成使得所述编程电流进一步流过所述第四晶体管。
6.一种包括多个旁栅和多个根据之前权利要求中的任一项所述的寄存器单元的FPGA。
【文档编号】H03K19/177GK104246893SQ201380015607
【公开日】2014年12月24日 申请日期:2013年2月11日 优先权日:2012年3月23日
【发明者】理查德·费朗 申请人:索泰克公司