集成的处理器和cdr电路的制作方法

集成的处理器和cdr电路的制作方法
【专利摘要】一种系统，可包括时钟和数据恢复电路，时钟和数据恢复电路包括一个或者多个模拟元件。该系统还可包括被配置为控制时钟和数据恢复电路的数字控制电路。该数字控制电路以及时钟和数据恢复电路形成在单个基板上。
【专利说明】集成的处理器和CDR电路

【背景技术】
[0001]可以采用时钟和数据恢复(CDR)电路，以使系统基于接收的数据信号产生与所接收的数据信号同步的时钟信号。CDR电路可以用模拟或数字元件实现。在一些环境下，CDR电路可以采用多个不同的元件来实现，该多个不同的元件形成在利用印刷电路板耦接的、分离的基板上。在其它环境下，CDR电路可以使用在单个基板上形成的电路来实现。
[0002]CDR电路也可以具有相关联的状态机，状态机可以指示CDR电路的基本的功能状态。一些基本的功能状态可以包括，数据信号是否被接收和/或者CDR电路是否被锁定到所接收的数据信号。典型地，相关的状态机提供严格的结构，其不允许CDR电路适应于变化的环境。此外，状态机可以与⑶R电路分离地形成，并且利用印刷电路板耦接到⑶R电路。
[0003]这里要求保护的主题不限于解决任何缺陷或者仅仅在上述环境下操作的实施方式。相反，此【背景技术】仅仅用于举例说明本文描述的实施方式可能实施的一种示例性【技术领域】。


【发明内容】

[0004]一些示例实施方式通常涉及具有时钟和数据恢复电路以及数字控制电路的系统。
[0005]在一个实施方式中，系统可包括时钟和数据恢复电路，时钟和数据恢复电路包括一个或者多个模拟元件。系统还可包括数字控制电路，数字控制电路被配置为控制时钟和数据恢复电路。数字控制电路以及时钟和数据恢复电路可形成在单个基板上。
[0006]在一个实施方式中，系统可包括时钟和数据恢复电路，时钟和数据恢复电路包括一个或者多个模拟元件。模拟元件可包括双极结晶体管(bipolar junct1n transistor)。该系统还可包括处理器，该处理器包括互补金属氧化物半导体晶体管。该处理器可被配置为基于从时钟和数据恢复电路接收的数据，自适应地控制时钟和数据恢复电路。该处理器与时钟和数据恢复电路可以形成在单个基板上。
[0007]在一个实施方式中，系统可包括多个时钟和数据恢复电路，每个时钟和数据恢复电路包括一个或者多个模拟元件。该系统还可包括数字控制电路，数字控制电路被配置为控制时钟和数据恢复电路。数字控制电路以及时钟和数据恢复电路可形成在单个基板上。
[0008]本
【发明内容】
部分用于以简化的形式介绍概念的选择，其将在下面的【具体实施方式】部分中进一步描述。本
【发明内容】
部分并不是为了标识要求保护的主题的关键特征或者必要特征，也不是为了用于帮助确定要求保护的主题范围。
[0009]本发明其他的特征和优点在下面的说明中提出，或者可在实施本发明时得知。本发明的特征和优点可以通过所附的权利要求中特别指出的手段和组合实现和获得。本发明的这些和其它特征根据下面的说明和附加的权利要求将变得更加显而易见，或者可通过实施下面提出的发明来了解。

【专利附图】

【附图说明】
[0010]本发明更详细的说明将参考附图中例示的实施方式予以呈现。应当了解，这些附图描述的仅仅是本发明的一些实施方式，因此不应该被认为是对其范围的限制。通过利用附图对本发明其他的特征和细节进行说明和解释，其中:
[0011]图1是具有时钟和数据恢复电路的一个示例系统的方块图；
[0012]图2是具有时钟和数据恢复电路的另一个示例系统的方块图；
[0013]图3是具有时钟和数据恢复电路的另一个示例系统的方块图；
[0014]图4是具有多个时钟和数据恢复电路的一个示例系统的方块图，所有时钟和数据恢复电路根据这里描述的至少一些实施方式布置。

【具体实施方式】
[0015]图1是根据这里描述的至少一些实施方式布置的、具有时钟和数据恢复(CDR)电路120的一个示例系统100的方块图。该⑶R电路120可接收来自外部源的数据输入引线(lead) 122上的数据信号，并且可以被配置为基于该数据信号产生时钟信号，并输出至时钟输出引线124。时钟信号可与接收的数据信号同步，并且可用于对数据信号进行时钟控制和/或协调在系统100外部的元件处对数据信号的接收和分析。
[0016]从数据输入引线122上接收的数据信号可以是从多种数据源中的任何一个接收的，并且可随着时间发生变化和/或可具有变化的数据速率中的任何一个。例如，在一些实施方式中，数据信号可以是从光学信号产生的电数据信号。在这些和其它实施方式中，数据信号可具有.5GHz、lGHz、2GHz、5GHz、10GHz、20GHz、40GHz或其它一些数据速率。CDR电路120可被配置为基于数据信号的变化的数据速率调节时钟信号的频率，以使时钟信号的频率匹配数据信号的数据速率。
[0017]在一些实施方式中，获取数据信号的数据速率的CDR电路120可被称作获得对数据信号的锁定的CDR电路120。在这些和其它实施方式中，CDR电路120可具有变化或者固定的锁定动态(locking dynamics)。锁定动态可以指示⑶R电路120怎样获得对数据信号的数据速率的锁定。
[0018]⑶R电路120可以与数字控制电路110耦接。数字控制电路110可被配置为从⑶R电路120接收数据。在一些实施方式中，来自⑶R电路120的数据可以包括下列中的一个或多个:CDR电路120的电压电平XDR电路120的功耗XDR电路120所接收的数据信号的数据速率XDR电路120的温度、以及⑶R电路120的发送和接收功率电平(power level)。
[0019]数字控制电路110也可以被配置为控制和/或自适应控制⑶R电路120。在一些实施方式中，数字控制电路110可以基于从CDR电路120接收的数据，控制和或自适应控制CDR电路120。例如，在一些实施方式中，数字控制电路110可以被配置为，基于从CDR电路120接收的数据确定⑶R电路120的性能，并可调节⑶R电路120内部的设置以减小⑶R电路120的功耗，同时将⑶R电路120的性能维持在阈值水平以上。
[0020]作为另一个例子，数字控制电路110可以被配置为，基于数据输入引线122上的数据信号的信号完整性(integrity)和CDR电路120的功耗之间的关系，自适应地控制CDR电路120。在这些和其它实施方式中，⑶R电路120可以根据数据信号的信号完整性的水平，调节CDR电路120的一个或者多个元件的一个或多个电压电平。数据信号的信号完整性可以包括下列中的一个或多个:当数据信号被保真采样时的时间量、数据信号的变化量η、数据信号对定时错误的灵敏度、数据信号中的抖动量、或者数据信号的其它方面。通过调节CDR电路120的一个或者多个元件的电压电平，数字控制电路110可以自适应地控制⑶R电路120的功耗。
[0021]以下是基于数据输入引线122上的数据信号的信号完整性和⑶R电路120的功耗之间的关系而自适应地控制CDR电路120的一个例子。当数据信号的信号完整性处于和/或高于阈值水平时，CDR电路120可以正确地运行。当数据信号的信号完整性高于阈值水平时，数字控制电路110可以降低CDR电路120内部的一个或者多个元件的电压电平，以降低数据信号的信号完整性，从而使数据信号的信号完整性更接近但仍高于阈值水平。通过降低电压电平，可以降低⑶R电路120的功耗。
[0022]作为另一个例子，数字控制电路110可以被配置为，通过改变⑶R电路120的锁定动态来自适应地控制CDR电路120。例如，在一些实施方式中，在CDR电路120锁定到一数据信号后，⑶R电路120可以将数据输入引线122上的该数据信号的数据速率发送至数字控制电路110。数字控制电路110可以被配置为使该数据速率被存储。在失去对该数据信号的锁定后，例如在CDR电路120被断电后或者在未从数据输入引线122上接收到数据信号的一段时间之后，当CDR电路120接收该数据信号时，数字控制电路110可以控制CDR电路120以利用存储的数据速率启动锁定该数据信号的过程。
[0023]如上所述，数字控制电路110可以被配置为以各种方式自适应控制⑶R电路120。在可能的其它优化参数中，对CDR电路120进行自适应控制的数字控制电路110可使得系统100对于以下中的一个或者多个最优化:功耗、更快的锁定速度、数据输入引线122上的数据信号的数据速率变化、数据输入引线122上的数据信号的抖动量或者其它信号完整性品质。
[0024]如图1所示，数字控制电路110和CDR电路120可形成在单个基板190上。在单个基板190上形成数字控制电路110和⑶R电路120可包括:在单个基板190上形成数字控制电路110和Q)R电路120的物理晶体管电平元件(physical transistor levelcomponents)。在一些实施方式中，⑶R电路120可包括形成在单个基板190上的多个模拟元件。⑶R电路120内部的多个模拟元件中的一些可采用双极结晶体管(BJT)形成。此外，数字控制电路110可以采用互补金属氧化物半导体(CMOS)晶体管形成，该互补金属氧化物半导体晶体管被布置以产生基于固件、软件或者存储在计算机可读介质中的一些其他形式的处理器指令运行的某些形式的处理器(例如微处理器)。在一些实施方式中，⑶R电路120可以被配置为在模拟域运行，并且该数字控制电路110可被配置为在数字域运行。利用被布置成基于固件、软件或者一些其他形式的处理器指令运行的数字控制电路110，系统100的操作可以被改变、变更、变化或调整以更容易适用于不同的运行环境、约束和可能影响系统100的其它变化。
[0025]图2是根据这里描述的至少一些实施方式布置的、具有⑶R电路220的一个示例系统200的方块图。该系统200可包括⑶R电路220、处理器210和存储器280。⑶R电路220可与处理器210相连接。处理器210可连接至存储器280。⑶R电路220可包括调节电路230和时钟发生电路240。⑶R电路220、处理器210和存储器280可形成在单个基板290上。图2的处理器210和⑶R电路220可以分别对应于图1的数字控制电路110和⑶R电路 120。
[0026]⑶R电路220的调节电路230可以被配置为接收来自外部源的数据输入引线222上的数据信号，并调节数据信号。为调节该数据信号，调节电路230可增加数据信号的信号完整性。在一些实施方式中，调节电路230可增加数据信号的某些频率成分的信号完整性。例如，调节电路230可增加数据信号内较高频率成分的强度，从而增加对数据信号进行保真采样时的时间量。调节电路230可以将调节后的数据信号发送至时钟发生电路240。调节电路230还可以被配置为发送数据至处理器210，并且被处理器210控制和/或自适应控制。
[0027]时钟发生电路240可以被配置为基于数据输入引线222上的数据信号，产生并在时钟输出引线224上输出时钟信号。时钟信号可以与数据信号同步，并且可用于时钟控制数据信号和/或协调在系统200外部各元件处对数据信号的接收和分析。为了产生时钟信号，时钟发生电路240可确定数据信号的数据速率，并且调节时钟信号的频率和/或相位以匹配数据信号的数据速率和相位。时钟发生电路240还可以被配置为发送与时钟发生电路240相关的数据至处理器210，并被处理器210控制和/或自适应控制。
[0028]处理器210可以被配置为将从⑶R电路220接收的数据存储在存储器280内。例如，在一些实施方式中，在存储器280内的可能的其它数据中，处理器210可以存储下列中的一个或者多个:⑶R电路220的电压电平XDR电路220的功耗、数据输入引线222上的数据信号的数据速率、⑶R电路220的温度、以及⑶R电路220的发送和接收功率电平。
[0029]处理器210还可以被配置为检索(retrieve)存储器280中存储的数据。例如，处理器210可存储由⑶R电路220接收的数据输入引线222上的数据信号的数据速率，并可在随后检索该数据速率。由处理器210存储在存储器280中的数据可以用于⑶R电路220的诊断，控制和或自适应控制CDR电路220，或者用于其它目的。
[0030]如图2所示，处理器210、⑶R电路220和存储器280可以形成在单个基板290上。形成处理器210、⑶R电路220和存储器280可包括:在单个基板290上形成处理器210、⑶R电路220和存储器280的物理晶体管电平元件。在一些实施方式中，⑶R电路220可包括形成在单个基板290上的多个模拟元件。⑶R电路220内的多个模拟元件中的一些可采用BJT形成。附加地或可选择地，处理器210和/或存储器280可以采用CMOS晶体管形成。处理器210可以是微处理器或其它一些类型的处理器，并可以基于固件、软件或者存储在计算机可读介质中的一些其他类型的处理器指令运行。在一些实施方式中，计算机可读介质可包括存储器280。
[0031]图3是根据这里描述的至少一些实施方式设置的、具有⑶R电路320的示例系统300的方块图。该系统300可包括⑶R电路320、处理器310和存储器380。⑶R电路320可与处理器310相连接。处理器310可连接至存储器380。⑶R电路320可包括调节电路330、时钟发生电路340和驱动电路360。⑶R电路320和处理器310可形成在单个基板390上。图3的处理器310和⑶R电路320可以分别对应于图1的数字控制电路110和⑶R电路 120。
[0032]调节电路330可包括均衡器332和信号检测器334。时钟发生电路可包括亚历山大相位检测器(APD, alexander phase detector) 342、相位频率检测器(PFD)344、多路复用器346、电荷泵(CP，charge pump) 348、电压控制振荡器(VC0) 350、眼监视器(eyemonitor) 352、窗口检测器354和位错误率(BER)检测器356。
[0033]调节电路330可连接至配置成接收数据信号的数据输入引线322。调节电路330内部的信号检测器334可以被配置为检测何时在数据输入引线322上接收到数据信号。在一些实施方式中，信号检测器334可检测在阈值以上的电压电平，以确定何时在数据输入引线322上接收到数据信号。附加地或可选择地，信号检测器334可以用不同的方式检测何时在数据输入引线322上接收到数据信号。信号检测器334可以发送信号至处理器310，以指示何时接收到数据信号。通过接收关于何时在数据输入引线322上接收或者没有接收到数据信号的信息，处理器310可启动或停用CDR电路220的一个或者多个元件以降低功耗或用于其他目的。例如，当没有接收到数据信号时，处理器310可以停用APD 342、PFD344,CP 348和VCO 350以降低⑶R电路220的功耗。附加地或可选择地，处理器310可采用来自信号检测器334的数据以使系统300的一个或者多个元件休眠或者唤醒。
[0034]调节电路230内部的均衡器332可以被配置为调节在数据输入引线322上接收的数据信号。特别地，均衡器332可以被配置在反馈环内部，并且可以被配置为增加数据信号的信号完整性。在一些实施方式中，均衡器332可以增加数据信号的某些频率成分的信号完整性。例如，均衡器332可以增加数据信号内较高频率成分的强度，从而增加对数据信号进行保真采样时的时间量。
[0035]在一些实施方式中，均衡器332可以被配置为由处理器310控制。处理器310可以调节均衡器332内的设置，以确定数据信号的较高频率成分的强度要增加多少。处理器310可以基于从⑶R电路220接收的数据来调节均衡器332内的设置。特别地，处理器310基于从例如眼监视器352接收的数据来调节均衡器内的设置。
[0036]眼监视器352可以被配置为利用由CV0350产生的、与⑶R电路220输出的时钟信号类似的信号，分析在数据输入引线322上接收的数据信号。在可能的其它方面中，眼监视器352可确定数据信号的信号完整性的一个或者多个方面，例如但不限于，对数据信号进行保真度采样时的时间量、数据信号变化量、数据信号对定时错误的灵敏度、以及数据信号的抖动量。眼监视器352可以将表示数据信号的信号完整性的数据发送至处理器310。在一些实施方式中，眼监视器352可以连续地、间歇地、在启动时、或者在其它一些预定的一个或多个时间确定数据信号的信号完整性的各方面。
[0037]处理器310可以基于从眼监视器310接收的信号完整性数据来调节均衡器332的设置。例如，当对数据信号进行保真采样时的时间量低于阈值水平时，处理器310可以控制均衡器332以增加数据信号的较高频率成分的强度。作为另一个例子，当对数据信号进行保真采样时的时间量高于阈值水平时，处理器310可以控制均衡器332以减小数据信号的较高频率成分的强度，从而使对数据信号进行保真采样时的时间量更接近阈值水平。通过降低数据信号的较高频率成分的强度，同时将对数据信号进行保真采样时的时间量维持在阈值水平以上，可以降低均衡器332的功耗并维持⑶R电路320的功能。此外，在一些实施方式中，减小数据信号的较高频率成分的强度会减少数据信号的抖动。因此，处理器310可以优化均衡器332的设置，以在可能的其它方面中，获得对于下列中的一个或多个为最优的均衡器332的设置:基于采样数据信号的定时(timing)的数据信号、数据信号的抖动、⑶R电路320的功耗需求。
[0038]时钟发生电路340可以从调节电路330接收调节后或者未调节的数据信号。时钟发生电路340可以被配置为基于来自调节电路330的数据信号，产生并输出时钟信号至驱动电路360。为了产生该时钟信号，时钟发生电路340可以锁定到数据信号的数据速率。
[0039]为了锁定到数据信号的数据速率，VC0350可首先产生具有预定频率的时钟信号。时钟信号的预定频率可以由处理器310设置在VC0 350中。在一些实施方式中，时钟信号的预定频率可以基于预先接收的数据信号的数据速率。预先接收的数据信号的数据速率可以被存储在存储器380中，并且由处理器310访问。例如，⑶R电路320可以实现在第一数据信号上的锁定，并产生第一频率的时钟信号。处理器310从⑶R电路320接收第一频率的指示，并且在存储器380中存储该第一频率。在失去对第一数据信号的锁定后，CDR电路320可接收第二数据信号。当⑶R电路320尝试获取对第二数据信号的锁定时，处理器310可将VC0 350的频率设定在第一频率。可选择地或者附加地，VC0 350的预定频率可以基于处理器310从外部源(如电路或者用户接口)接收的信号。
[0040]当锁定到数据信号的数据速率时，处理器310启动PFD 344。在被启动时，PFD 344将来自VC0 350的时钟信号的频率与数据信号的数据速率进行比较。PFD 344可将有关于时钟信号频率与数据信号数据速率的比较的信号输出至多路复用器346。多路复用器346可基于来自处理器310的信号，选择PFD 344的输出以传送到CP 348。
[0041]CP 348从PFD 334接收信号，并且可基于时钟信号频率与数据信号数据速率的比较来调节由CP 348所产生的输出电压的增益。CP 348的输出电压被发送至VC0 350，并且可使VC0 350调节由VC0 350输出的时钟信号的频率和/或相位。
[0042]时钟信号频率与数据信号数据速率之间的差别可以由处理器310基于来自眼监视器352、窗口检测器354和/或BER检测器356的数据确定。如前所述，眼监视器352可以提供数据至处理器310。窗口检测器354可以提供数据至处理器310，如CP 348的干线电压(rail voltage)和CP 438的增益。在一些实施方式中，窗口检测器354可以连续地、间歇地、在启动时、或者在其它一些预定的一个或多个时间确定CP 348的干线电压和CP 348的增益。BER检测器356可以基于时钟信号，将指示数据信号的位错误率(BER)的数据提供至处理器310。在一些实施方式中，BER检测器356可以连续地、间歇地、在启动时、或者其它一些预定的一个或多个时间确定BER。
[0043]根据时钟信号频率与数据信号的数据速率之间的差别(如由眼监视器352、窗口检测器354和/或BER检测器356所确定的)，处理器310可以调节VC0 350的频率。处理器310对VC0 350的频率调节量可取决于时钟信号频率与数据信号数据速率之间的差值、之前接收的数据信号的数据速率、存储在存储器380中并且由处理器310访问的预定算法、或者某些其它的数据或算法。在一些实施方式中，处理器310可以通过降低或者升高VC0350的频率来调节VC0 350的频率。可选择地或者附加地，处理器310可以以变化的量调节该频率。例如，处理器310可以以50MHz的步幅、100MHz的步幅、200MHz的步幅或者其它一些数量对频率进行调节。可选择地或者附加地，频率被改变的量可以不同。例如，处理器310可以以50MHz的步幅调节频率，然后再以100MHz的步幅调节频率。
[0044]根据时钟信号频率与数据信号的数据速率之间的差值，处理器310还可以调节CP348的窗口或者电压干线，以调节CP 348的电压输出。处理器310对CP 348的窗口的调节量可取决于时钟信号频率与数据信号数据速率之间的差值、之前接收的数据信号的数据速率、存储在存储器380中并由处理器310访问的预定算法、或者其它一些数据或算法。例如，如果期望更快的锁定时间，则处理器310可以扩展CP 348的窗口。作为另一个例子，处理器310可以根据为VC0 350选择的频率来调节CP 348的窗口。
[0045]处理器310还可以调节CP 348的窗口以优化时钟发生电路340的操作。例如，在一些实施方式中，在⑶R电路320锁定数据信号时，处理器310可为CP 348设置第一窗口。在锁定到数据信号后，处理器310可为CP 348设置比第一窗口更宽的第二窗口。通过在锁定阶段设置较窄的第一窗口，一旦⑶R电路320锁定到该数据信号，则CP 348的增益更接近第二窗口的中部。因此，CP 348能够产生跟踪数据信号数据速率的更大变化的电压摆动(voltage swing)，从而降低由于数据信号的变化而使CDR电路320失去对数据信号的锁定的可能性。
[0046]作为另一个例子，在一些实施方式中，啊⑶R电路320锁定数据信号时，处理器310可为CP 348设置第一增益。在锁定到该数据信号后，处理器310可为CP 348设置比第一增益更小的第二增益。通过调节CP 348的增益，处理器310可以限制系统300的功耗。
[0047]处理器310可以基于从时钟发生电路340接收的数据，确定时钟发生电路340何时获得对数据信号的锁定。特别地，处理器310可基于从BER检测器356接收的数据，确定时钟发生电路340何时获得对数据信号的锁定。当BER检测器356指示数据信号的位错误率低于预定的位错误率(BER)阈值时，处理器310可确定时钟发生电路340已经获得对数据信号的锁定。预定的BER阈值可基于数据信号的数据速率、来自系统300外部的源的输入、存储器380中存储的算法、存储器380中存储的其它数据、或者由处理器310接收的某些其它的数据、信号或指令而发生变化。
[0048]在时钟发生电路340获得对数据信号的锁定后，处理器310可停用PFD344并启动APD 3420APD 342可将有关于时钟信号频率与数据信号的数据速率的比较的信号输出至多路复用器346。多路复用器346可基于来自处理器310的信号，选择APD 342的输出以传送到CP 348。在一些实施方式中，利用PFD344获得锁定，并且在获得锁定之后改变到APD342以维持对数据信号的锁定，这样可以实现更快地锁定数据信号，并降低⑶R电路320的功耗。
[0049]在锁定到数据信号后，时钟发生电路340，尤其是APD 342，可将锁定到该数据信号的产生的时钟信号发送至驱动电路360。驱动电路360可放大该时钟信号，并且将该时钟信号驱动至时钟输出引线324上。
[0050]处理器310也可以被配置为将从⑶R电路320接收的数据存储在存储器380内。例如，在一些实施方式中，在可能的其它数据中，处理器310可以存储下列中的一个或者多个:CDR电路320的电压电平、CDR电路320的功耗、数据输入引线322上的数据信号的数据速率、⑶R电路320的温度、以及⑶R电路320的发送和接收功率电平。
[0051]可选择地或附加地，时钟发生电路340可以选择性地包括:位序发生器(bitsequence generator) 358,其可由处理器310控制并且用于产生位序,该位序可用于检验⑶R电路320的正确运行或者其它用途。
[0052]如图3所示，处理器310和⑶R电路320可以形成在单个基板390上。形成处理器310和⑶R电路320可包括:在单个基板390上形成处理器310和⑶R电路320的物理晶体管电平元件。在可能的其它元件中，CDR电路320内部的多个模拟元件中的一些如CP348、VC0 350可采用BJT形成。附加地或可选择地，处理器310采用CMOS晶体管形成。处理器310可以是微处理器，并且可以被配置为基于固件、软件或者存储在计算机可读介质中的一些其他类型的处理器指令运行。在一些实施方式中，计算机可读介质可包括存储器380。存储器380可以是任何形式的非易失性存储器，例如但不限于EEPROM、EPROM、NOR闪存或NAND闪存、F-RAM和MRAM。
[0053]通过在单个基板390上形成处理器310和⑶R 320，和处理器310是与⑶R 320分离的芯片(如果可能的话)相比，处理器310和⑶R 320之间的通信可更快地进行。因为处理器310和⑶R 320之间的通信更快地进行，处理器310能够接收和存储信息原本也许不能接收和存储的信息。例如，处理器310可从CDR 320接收异常的电压指令，并且能够在该异常电压损坏系统300之前将该电压存储在存储器380中。因此，更快的通信可使得能更好地检测系统300以及与系统300连接的其它系统中的故障。
[0054]图4是根据这里描述的至少一些实施方式设置的、具有多个⑶R电路420，430，440,450的系统400的一个例子的方块图。CDR电路420，430，440，450中的每一个可包括各自的数据输入引线422、432、442、452，并且每一个都被配置为产生并输出时钟信号到各自的时钟输出引线424，434，444，454上。每个CDR电路420，430，440，450所产生的时钟信号可以基于由每个CDR电路420，430，440，450在它们各自的数据输入引线422、432、442、452上接收的各自的数据信号，并且与其同步。
[0055]由每个⑶R电路420，430，440，450接收的数据信号可以从相同的源、不同的源或者共用源的某些组合产生。数据信号可以相同，或者数据信号的子集可以相同，或者数据信号可以不同。
[0056]CDR电路420，430，440，450中的每一个可连接至数字控制电路410。数字控制电路410可被配置为从⑶R电路420，430，440，450中的每一个接收数据。数字控制电路410也可以被配置为控制和/或自适应控制⑶R电路420，430，440，450中的每一个。在一些实施方式中，数字控制电路410可以用类似的方式控制和/或自适应控制CDR电路420，430，440,450中的每一个。可选择地或者附加地，数字控制电路410可用类似的方式控制和/或自适应控制⑶R电路420，430，440，450的一个或者多个子集。可选择地或者附加地，数字控制电路410可用相对于各个⑶R电路420，430，440，450特有的方式，独立地控制和/或自适应控制CDR电路420，430，440，450中的每一个。
[0057]CDR电路420，430，440，450中的每个可包括分别类似于图3所示调节电路330、时钟发生电路340和驱动电路360的调节电路、时钟发生电路和驱动电路。在一些实施方式中，数字控制电路410可被配置为对于各个⑶R电路420，430，440，450以及各自的调节电路、时钟发生电路和驱动电路特有的方式，独立地控制和/或自适应控制每个CDR电路420，430，440，450内部的调节电路、时钟发生电路和驱动电路中的每一个。
[0058]数字控制电路410也可以被配置为，将⑶R电路420，430，440，450中每一个的调节电路的全部或者其子集作为一个组，以类似方式或者不同的方式进行控制和/或自适应控制。同样地，数字控制电路410也可以被配置为将⑶R电路420，430，440，450中每一个的时钟发生电路的全部或者其子集作为一个组，以类似方式或者不同的方式进行控制和/或自适应控制，以及将⑶R电路420，430，440，450中每一个的驱动电路的全部或者其子集作为一个组，以类似方式或者不同的方式进行控制和/或自适应控制。例如，基于单个基板490的温度读取，数字控制电路410可以以类似的方式控制每个⑶R电路420，430，440，450的驱动电路，以补偿单个基板490的温度变化。
[0059]在一些实施方式中，数字控制电路410可以被配置为以与图3中处理器310控制和/或自适应控制CDR电路320类似的方式，单独地控制和/或自适应控制CDR电路420，430，440，450 中的每一个。
[0060]如图4所示，数字控制电路410和⑶R电路420，430，440，450可以形成在单个基板490上。在单个基板490上形成数字控制电路410和⑶R电路420，430，440，450可包括:在单个基板490上形成⑶R电路420，430，440，450和数字控制电路410的物理晶体管电平元件。在一些实施方式中，⑶R电路420，430，440，450中的每一个可包括形成在单个基板490上的多个模拟元件。每个⑶R电路420，430，440，450内部的多个模拟元件中的一些可采用BJT形成。额外地或者可选择地，数字控制电路410可以采用CMOS晶体管形成，该CMOS晶体管被布置以产生基于固件、软件或者存储在计算机可读介质中的一些其他类型的处理器指令运行的某种形式的处理器，如微处理器。
[0061]尽管图4示出的是四个⑶R电路420，430，440，450形成在具有数字控制电路410的单个基板490上，但是在不脱离本发明的范围的情况下，在具有数字控制电路410的单个基板490上可以形成更多或者更少的CDR电路。例如，两个、三个、五个、六个、八个、十二个、或者十六个CDR电路可以形成在具有数字控制电路410的单个基板490上。
[0062]如下面更详细说明的那样，这里描述的实施方式可包括使用含各种计算机硬件或者软件模块的特定用途或者通用用途的计算机。
[0063]这里描述的实施方式可以利用用于在其上承载或者存储计算机可执行指令或数据结构的计算机可读介质来实施。这样的计算机可读介质可以是由通用用途或者特定用途计算机可访问的任何可用的介质。以举例的方式，但不作为限制，这样的计算机可读媒体可包括有形的计算机可读，包括RAM、ROM、EEPROM、CD-ROM或者其它光盘存储器、磁盘存储器或者其它磁存储设备，或者可用于以计算机可执行指令或数据结构的形式承载或存储期望的计算机代码手段并且可由通用用途或者特殊用途计算机访问的任何其它介质。上述方式的组合也应该包含在计算机可读介质的范围内。
[0064]计算机可执行指令包括，例如使通用用途计算机、特定用途计算机或者特定用途处理设备执行某种功能或功能组的指令和数据。尽管已经以具体的结构特征和/或方法步骤的语言对发明主题进行了描述，应该理解的是，所附权利要求中限定的主题不是必须局限于上述特定的特征或步骤。相反，上述特定的特征和步骤是作为实施权利要求的示例形式而公开的。
[0065]如这里所使用的，术语“模块”或“元件”可以指在计算系统上运行的软件对象或者程序。这里所述的不同的元件、模块、引擎和服务可以实现为在计算系统上运行的对象或者过程(如，作为独立的线程)。虽然这里所述的系统和方法优选以软件实现，以硬件或者软件和硬件组合的方式实施也是可能的和可预期的。在本说明书中，“计算实体”可以是如本文前面定义的任何计算系统，或者在计算系统上运行的任何模块或模块的组合。
[0066]这里记载的所有例子和条件的语言旨在教学的目的，以帮助读者理解发明和由
【发明者】贡献的用于促进技术的概念，而不应被解释为限制到这些具体记载的例子和条件。尽管已经对本发明的实施方式进行详细说明，应该理解的是，在不脱离发明的精神和范围的情况下，可以作出各种改变、替换和变更。
【权利要求】
1.一种系统，包括: 时钟和数据恢复电路，所述时钟和数据恢复电路包括一个或者多个模拟元件； 数字控制电路，所述数字控制电路被配置为控制所述时钟和数据恢复电路，其中所述数字控制电路以及所述时钟和数据恢复电路形成在单个基板上。
2.如权利要求1所述的系统，进一步包括连接至所述数字控制电路的存储器单元，所述数字控制电路被配置为在所述存储器单元内部存储与所述时钟和数据恢复电路有关的数据。
3.如权利要求2所述的系统，其中所述数据包括下列中的一个或者多个:所述时钟和数据恢复电路的电压电平、所述时钟和数据恢复电路的功耗、由所述时钟和数据恢复电路接收的数据信号的数据速率、所述时钟和数据恢复电路的温度、以及所述时钟和数据恢复电路的发送和接收功率电平。
4.如权利要求1所述的系统，其中所述数字控制电路被配置为从所述时钟和数据恢复电路接收数据，并且基于所述数据确定所述时钟和数据恢复电路的性能，并调节所述时钟和数据恢复电路内部的设置以减小所述时钟和数据恢复电路的功耗，同时将所述时钟和数据恢复电路的所述性能维持在阈值水平以上。
5.如权利要求1所述的系统，其中所述数字控制电路进一步被配置为改变所述时钟和数据恢复电路的锁定动态。
6.如权利要求5所述的系统，其中所述数字控制电路改变所述时钟和数据恢复电路的锁定动态包括所述数字控制电路调节下列中的一个或者多个:所述时钟和数据恢复电路内的电荷泵的增益、所述电荷泵的电压干线电平、所述时钟和数据恢复电路内的电压控制振荡器的初始启动频率、以及所述电压控制振荡器的频率步幅大小。
7.如权利要求1所述的系统，其中所述时钟和数据恢复电路包括时钟发生电路和连接至所述时钟发生电路的调节电路，所述调节电路被配置为在发送数据信号至所述时钟发生电路以及所述时钟发送电路基于被调节的数据信号确定时钟信号之前调节所述数据信号。
8.如权利要求7所述的系统，其中所述调节电路包括由所述数字控制电路控制的均衡器，所述数字控制电路基于从所述时钟和数据恢复电路接收的数据调节所述均衡器的设置。
9.如权利要求8所述的系统，其中所述数字控制电路被配置为基于从所述时钟和数据恢复电路接收的、与所述数据信号的信号完整性有关的数据，调节所述均衡器的设置。
10.如权利要求7所述的系统，其中所述时钟和数据恢复电路还包括连接至所述时钟发生电路的驱动电路，所述驱动电路从所述时钟发生电路接收所述时钟信号，并且将所述时钟信号驱动到所述时钟和数据恢复电路之外，其中所述数字控制电路被配置为控制所述驱动电路。
11.如权利要求1所述的系统，其中所述时钟和数据恢复电路被配置为采用一个或者多个双极结晶体管在模拟域操作，所述数字控制电路被配置为采用一个或者多个互补金属氧化物半导体晶体管在数字域操作。
12.如权利要求1所述的系统，进一步包括: 第二时钟和数据恢复电路，所述第二时钟和数据恢复电路包括在所述单个基板上形成的一个或者多个模拟元件； 第三时钟和数据恢复电路，所述第三时钟和数据恢复电路包括在所述单个基板上形成的一个或者多个模拟元件； 第四时钟和数据恢复电路，所述第四时钟和数据恢复电路包括在所述单个基板上形成的一个或者多个模拟元件，其中所述数字控制电路被配置为控制所述第二、第三、第四时钟和数据恢复电路中的每一个。
13.—种系统，包括: 多个时钟和数据恢复电路，每个时钟和数据恢复电路包括一个或者多个模拟元件；和 数字控制电路，所述数字控制电路被配置为控制所述多个时钟和数据恢复电路，其中所述数字控制电路与所述多个时钟和数据恢复电路形成在单个基板上。
14.如权利要求16所述的系统，其中所述数字控制电路被配置为独立地控制所述多个时钟和数据恢复电路中的每一个。
15.如权利要求13所述的系统，其中每个时钟和数据恢复电路包括调节电路、时钟发生电路和驱动电路，其中所述数字控制电路被配置为以类似的方式或者不同的方式控制每个所述时钟和数据恢复电路的所述调节电路、所述时钟发生电路和所述驱动电路中的每一个。
16.如权利要求15所述的系统，其中所述数字控制电路被配置为将每个所述时钟和数据恢复电路的所述调节电路作为第一控制组进行控制，将每个所述时钟和数据恢复电路的所述时钟发生电路作为第二控制组进行控制，将每个所述时钟和数据恢复电路的所述驱动电路作为第三控制组进行控制，其中所述数字控制电路被配置为以类似的方式或者不同的方式控制所述第一、第二、第三控制组中的每一个。
17.—种系统，包括: 包括一个或者多个模拟元件的时钟和数据恢复电路，所述一个或者多个模拟元件包括双极结晶体管；和 处理器，所述处理器包括互补金属氧化物半导体晶体管，所述处理器被配置为基于从所述时钟和数据恢复电路接收的数据自适应地控制所述时钟和数据恢复电路，其中所述处理器以及所述时钟和数据恢复电路形成在单个基板上。
18.如权利要求17所述的系统，其中所述处理器基于由所述时钟和数据恢复电路接收的数据信号的信号完整性与所述时钟和数据恢复电路的功耗之间的关系，自适应地控制所述时钟和数据恢复电路。
19.如权利要求17所述的系统，其中所述处理器被配置为基于从所述时钟和数据恢复电路接收的数据，自适应地调节所述时钟和数据恢复电路内的电荷泵的设置。
20.如权利要求19所述的系统，其中所述处理器被配置为在所述时钟和数据恢复电路锁定到由所述时钟和数据恢复电路接收的数据信号之后，增加所述电荷泵的电压干线电平。
21.如权利要求17所述的系统，其中所述处理器被配置为基于从所述时钟和数据恢复电路接收的数据，自适应地调节所述时钟和数据恢复电路内的电压控制振荡器的设置。
22.如权利要求17所述的系统，其中所述处理器进一步被配置为控制来自所述时钟和数据恢复电路的数据的存储，并且基于先前存储的数据自适应地控制所述时钟和数据恢复电路。
23.如权利要求22所述的系统，其中所述先前存储的数据是先前接收的数据信号的数据速率，其中当锁定到当前接收的数据信号时，所述处理器控制所述时钟和数据恢复电路以所述先前接收的数据信号的所述数据速率开始。
【文档编号】H03L7/00GK104380607SQ201380031637
【公开日】2015年2月25日 申请日期:2013年5月3日 优先权日:2012年5月4日
【发明者】J·Y·苗 申请人:菲尼萨公司