用于锁相环的设备和方法

用于锁相环的设备和方法
【专利摘要】提供了用于锁相环(PLL)的设备和方法。在【具体实施方式】中，PLL包括具有分别耦接至第一和第二频率控制输入的第一和第二频率控制电路的压控振荡器(VCO)。此外，PLL还可包括回路滤波器、高频率极点电路和低频率极点电路。高频率极点电路可电连接在回路滤波器的输出和VCO的第一频率控制输入之间，而且低频率极点电路可电连接在回路滤波器的输出和VCO的第二频率控制输入之间。
【专利说明】用于锁相环的设备和方法
【技术领域】
[0001]本发明的实施例涉及电子系统，更具体地说，涉及锁相环(PLL)。
【背景技术】
[0002]锁相环(PLL)被用在各种应用中以产生具有受控相位和相对于基准时钟信号的频率关系的输出时钟信号。例如，PLL可用于频率同步器、电通信系统和/或芯片至芯片的通信。

【发明内容】

[0003]在一个实施例中，设备包括压控振荡器(VCO)、回路滤波器、第一极点电路和第二极点电路。VCO被配置成产生输出时钟信号，而且包括耦接至第一频率控制输入的第一频率控制电路以及耦接至第二频率控制输入的第二频率控制电路。输出时钟信号的频率部分地由第一和第二频率控制电路两者控制。第一极点电路电连接在回路滤波器的输出与第一频率控制输入之间的第一信号通路中。电连接在回路滤波器的输出与第二频率控制输入之间的第二信号通路中的第二极点电路。第一极点电路的极点频率大于第二极点电路的极点频率。
[0004]在另一个实施例中,提供了一种方米用锁相环的时钟信号产生方法。方法包括利用利用压控振荡器(VCO)产生输出时钟信号，其中VCO包括第一频率控制电路和第二频率控制电路。方法还包括利用回路滤波器、第一极点电路和第一频率控制电路控制输出时钟信号的频率。第一极点电路电连接在回路滤波器的输出和第一频率控制电路的输入之间。方法还包括利用回路滤波器、第二极点电路和第二频率控制电路进一步控制输出时钟信号的频率。第二极点电路电连接在回路滤波器的输出和第二频率控制电路的输入之间，而且第一极点电路的极点频率大于第二极点电路的极点频率。
[0005]在另一个实施例中，设备包括用于压控振荡的装置、用于回路滤波的装置、第一极点电路和第二极点电路。压控振荡装置被配置成产生输出时钟信号，并包括第一频率控制输入和第二频率控制输入。输出时钟信号的频率部分地由第一频率控制输入的电压电平和第二频率控制输入的电压电平控制。第一极点电路电连接在回路滤波器的输出装置和第一频率控制输入之间，而且第二极点电路电连接在回路滤波器的输出装置和第二频率控制输入之间。第一极点电路的极点频率大于第二极点电路的极点频率。
【专利附图】

【附图说明】
[0006]图1是锁相环(PLL)的一个实施例的示意框图。
[0007]图2是PLL的另一实施例的示意图。
[0008]图3是图2的PLL的包括拉普拉斯域(s域)中的数学注释和块的示意图。
[0009]图4是图2的PLL的包括拉普拉斯域中的数学注释和块的另一示意图。【具体实施方式】
[0010]以下对具体实施例的详细描述代表了本发明特定实施例的各种说明。但是，本发明可按照权利要求所限定和覆盖的多种不同方式来实现。在说明书中，对附图标记了参考标号，其中类似的参考标号表示相同或者功能类似的元素。
[0011]具有降低的相位噪声的锁相环的概览
[0012]锁相环(PLL)的相位噪声可指的是PLL产生的输出时钟信号的相位相对于理想或完美锁相输出时钟信号的周期至周期的变化或抖动。在此描述的PLL相对于以类似面积和功率实现的传统PLL可具有降低的相位噪声。
[0013]在【具体实施方式】中，PLL包括压控振荡器(VCO)，其包括分别耦接至第一和第二频率控制输入的第一和第二频率控制电路。此外，PLL还可包括回路滤波器、高频率极点电路和低频率极点电路。高频率极点电路可电连接在回路滤波器的输出和VCO的第一频率控制输入之间，低频率极点电路可电连接在回路滤波器的输出和VCO的第二频率控制输入之间。按照这样的方式配置PLL，相对于利用具有单个频率控制输入的具备类似总体频率控制增益的VCO实现方法，可降低PLL的相位噪声。
[0014]图1是PLLlO的一个实施例的示意框图。PLLlO包括相位频率检测器(PFD)和电荷泵1、回路滤波器2、第一或高频率极点电路3a、第二或低频率极点电路3b、压控振荡器(VCO) 4以及分频器5。
[0015]PFD和电荷泵(QP) I包括配置成接收基准时钟信号CLKkef的第一输入以及配置成接收反馈时钟信号CLKfb的第二输入。PFD和电荷泵I还包括与回路滤波器2的输入电耦接的输出。回路滤波器2包括与高频率极点电路3a的输入和低频率极点电路3b的输入电耦接的输出。高频率极点电路3a还包括与VC04的第一频率控制输入7a电耦接的输出。低频率极点电路3b还包括与VC04的第二频率控制输入7b电耦接的输出。VC04还包括输出，被配置成产生输出时钟信号CLKoUT。分频器5包括配置成接收输出时钟信号CLKotjt的输入以及配置成产生反馈时钟信号CLKfb的输出。
[0016]可按照任意适当方式产生基准时钟信号CLKkef。在一个实施例中，其上制造了PLLlO的集成电路(IC)内部的基准振荡器产生了基准时钟信号CLKkef。
[0017]PFD和电荷泵I可包括根据基准时钟信号CLKkef和反馈时钟信号CLKfb之间的相位差和/或频率差来广生误差彳目号的电路。此外，PFD和电荷栗I可包括电荷栗电路，其可根据误差信号来控制电流经由回路滤波器2的输入的流入和流出。
[0018]可按照任意适当配置实现PFD和电荷泵I。例如，在一个实施例中，PFD和电荷泵I包括操作来提供电流的第一或正流源以及操作来汲取电流的第二或负流源。PFD和电荷泵I还可包括诸如触发器和/或逻辑门之类的电路，其配置用于产生控制信号以便控制正和负流源。虽然已经描述了 PFD和电荷泵I的一个示例实施方式，但是可以利用各种配置来实现PFD和电荷泵I。
[0019]回路滤波器2可以是任意适当的PLL回路滤波器，例如包括有源回路滤波器或无源回路滤波器。回路滤波器2可用作各种目的，例如用于保持PLLlO的稳定性。
[0020]高频率极点电路3a电连接在回路滤波器的输出2和VC04的第一频率控制输入7a之间。此外，低频率极点电路3b电连接在回路滤波器的输出2和VC04的第二频率控制输入7b之间。高和低频率极点电路3a、3b的每一个可提供PLLlO的传递函数中的极点。此外，高和低频率极点电路3a、3b的极点可被配置成分别处于高频率以及处于低频率，使得高频率极点电路3a的极点在频率方面大于低频率极点电路3b的极点。如后文将详细描述的那样，按照这样的方式配置高和低频率极点电路3a、3b相对于其中VCO被实现成仅仅包括由回路滤波器控制的单个频率控制输入的配置，可降低PLL的相位噪声。
[0021]在【具体实施方式】中，高和/或低频率极点电路3a，3b可被实现为无源极点电路，例如电阻器-电容器(RC)网络。然而，其它配置是可行的，例如其中利用有源电路实现高和/或低频率极点电路3a、3b的配置。
[0022]可利用各种振荡器配置来实现VC04，例如包括电感器-电容器(LC)槽式振荡器实施方式或旋转行波振荡器(RTWO)实施方式。虽然已经提供了 VCO的两个示例，但是可以使用其它配置。
[0023]所图示的VC04包括第一频率控制电路6a和第二频率控制电路6b。第一和第二频率控制电路6a、6b可都用于控制VCO的振荡频率，从而控制时钟输出信号CLKotit的频率。例如，可利用可同时控制VCO的振荡频率的多个可变阻抗元件来实现第一和第二频率控制电路6a、6b。虽然已经描述了第一和第二频率控制电路6a、6b的一个示例，但是其它配置是可行的。例如,在【具体实施方式】中，第一和第二频率控制电路6a、6b可通过调节VCO的电源的电压电平来控制VC04的振荡的频率。
[0024]如图1所示，第一和第二频率控制输入7a、7b分别电连接至第一和第二频率控制电路6a、6b。第一和第二频率控制输入7a、7b的电压电平可被用来通过分别控制第一和第二频率控制电路6a、6b的操作来控制VCO的振荡频率。例如，在一个实施例中，第一和第二频率控制电路6a、6b被实现为变容器，第一和第二频率控制输入7a、7b可通过控制变容器的电容来控制VC04的振荡频率。因此，第一和第二频率控制输入7a、7b可作为对VC04的电压控制输入。
[0025]分频器5可以是任意适当的分频器，例如包括整数或小数分频器。分频器5可被实现为接收分频控制信号(图1中未图示出来)。分频器5可利用分频控制信号指示的分频率来对时钟输出信号CLKot进行分频以产生反馈时钟信号CLKfbk。
[0026]VC04的第一频率控制输入7a的电压电平可被用来控制时钟输出信号CLKqut的频率。此外，VC04的第二频率控制输入7b的电压电平还可用来控制时钟输出信号CLKotit的频率。因此，VC04被实现为包括多个输入以控制时钟输出信号0^_的频率。虽然VC04被图示为包括两个频率控制输入，但是VC04可被实现为包括其它频率控制输入，例如包括耦接至其它极点电路的频率控制输入。
[0027]传统VCO包括单个频率控制输入，其具有相关频率控制增益(即，Kvco)。Kvco可对应于针对频率控制输入的电压电平中的变化的VCO的振荡频率中的变化。
[0028]相反，图示的VC04包括与第一频率控制增益(即，Kvcol)相关的第一频率控制输入以及与第二频率控制增益(即，Kvco2)相关的第二频率控制输入。
[0029]VCO的频率控制增益或Kvco可由各种因素限制，例如VCO的频带覆盖范围和/或随温度和/或电源电压中的变化而产生的VCO的频率变化。因此，这对于某些PLL应用可能不实用于减小VCO的Kvco。然而，Kvco还可有利于PLL的相位噪声。
[0030] 将VC04实现为包括耦接至不同极点电路的多个频率控制输入，可降低PLLlO的相位噪声。例如，当第一频率控制输入7a具有第一频率控制增益Kvcol而且第二频率控制输入7b具有第二频率控制增益Kvco2时，图示的配置相对于采用其频率控制增益等于Kvcol+Kvco2的单个频率控制输入的配置，可具有减小的相位噪声。
[0031]虽然图1图示了 PLL的一种配置，但是此处的指教可应用至其它PLL实施方式。例如，PLLlO可调整为包括其它结构，例如其它控制电路、分频器、滤波器和/或其它电路。
[0032]图2是PLL20的另一实施例的示意图。PLL20包括PFD和电荷泵I和分频器5，它们可以如前面参考图1描述的那样。PLL20还包括有源回路滤波器12、第一或高频率无源极点电路13a、第二或低频率无源极点电路13b以及VC014。
[0033]有源回路滤波器12包括放大器11、滤波电阻器15 (Rx)、第一滤波电容器IS(Cf)和第二滤波电容器19 (Cx)。放大器11包括电连接至基准电压Vkef的第一或非反向输入、电连接至PFD和电荷泵I的输出的第二或反向输入、以及输出。滤波电阻器15和第一滤波电容器18串行地电连接在反向输入和放大器的输出11之间。第二滤波电容器19电连接在反向输入和放大器的输出11之间。
[0034]高频率无源极点电路13a包括第一电阻器21 (Rl)和第一电容器23 (Cl)，低频率无源极点电路13b包括第二电阻器22 (R2)和第二电容器24(C2)。第一电阻器21电连接在放大器的输出11和VC014的第一频率控制输入17a之间。第一电容器23电连接在VC014的第一频率控制输入17a和第一电压V1之间。第二电阻器22电连接在放大器的输出11和VC014的第二频率控制输入17b之间。第二电容器24电连接在VC014的第二频率控制输入17b和第一电压V1之间。在【具体实施方式】中，第一电压V1可接地或者是电源低端。然而，其它配置是可行的，例如其中第一电压V1是电源高端或电压基准的实施方式。
[0035]VC014的第一频率控制输入17a的电压电平可被用来控制第一变容器16a的电容，从而控制时钟输出信号CLKotit的频率。此外，第二频率控制输入17b的电压电平也可用来控制第二变容器16b的电容，从而也控制时钟输出信号CLKqut的频率。由于VC014的振荡频率可部分地基于第一变容器16a的电容以及基于第二变容器16b的电容，所以第一和第二频率控制输入17a、17b两者都作为VC014的电压控制输入。
[0036]可以按照任意适当的方式实现第一和第二变容器16a、16b，例如包括采用二极管和/或晶体管结构。在一个实施例中，VC014被实现为旋转行波振荡器(RTWO)，而且第一和第二变容器16a、16b被用于控制RTWO的差分传输线的特征阻抗。在2007年6月26日发出的题为“ELECTRONIC PULSE GENERATOR AND OSCILLATOR”的共同拥有的美国专利N0.7236060中描述了 RTWO的示例，在此通过引用将该专利整体并入本文。
[0037]虽然图2图示了其中利用第一和第二变容器16a、16b来控制VCO的振荡频率的配置，但是其它配置是可行的。例如，第一和/或第二变容器16a、16b可省略而代之以其它方式控制VC014的振荡频率。例如，VCO14的第一和第二频率控制输入17a、17b可被配置成通过调节VCO的电源的电压电平或者通过利用其它可变阻抗配置来控制VCO的频率。
[0038]在【具体实施方式】中，高频率无源极点电路13a被配置成具有相对高的频率(例如，比PLL20的闭环带宽大大约4倍至大约8倍的频率)下的相应极点。此外，低频率无源极点电路13b可被配置成具有相对低频率频率(例如，比PLL的闭环带宽小大约25倍至大约30倍的频率)下的相应极点。因此，在【具体实施方式】中，高频率无源极点电路13a的极点大于PLL的闭环带宽，低频率无源极点电路13b的极点小于PLL的闭环带宽。虽然已经提供了适当极点频率位置的示例，但是其它配置是可行的，例如包括与具体设计约束相关的频率值。[0039]将高频率无源极点电路13a配置成具有高极点频率以及将低频率无源极点电路13b配置成具有低极点频率，可降低PLL的噪声。例如，VCO14已经被实施为有效地分离与不同极点频率相关的多路径或分支之间的频率控制增益或Kvco。极点频率可被选择成使VC014具有足够的频率控制增益以实现期望的PLL回路动态，同时对PLL的噪声具有相对小的影响。
[0040]本领域普通技术人员将理解的是，低频率无源极点电路13b的极点频率可基于第二电阻器22的电阻与第二电容器24的电容的乘积。在【具体实施方式】中，将第二电阻器22配置成相对较大但足够小到可以向PLL20提供相对小的噪声贡献，使得第二电容器24的尺寸被配置成相对较小。
[0041]图3是图2的PLL20的包括拉普拉斯域(s域)中的数学注释的示意图30。
[0042]如图3所示，可利用利用分别具有增益Kl和K2的第一分支36a和第二分支36b在数学上对图2的VC014建模。在【具体实施方式】中，K1+K2=K，使得Κ1=α*Κ，其中α小于I但是大于O。还可以进一步利用加法器34和频率相位转换或Ι/s块38对图2的VC014建模。加法器34可具有表示 VCO的振荡角频率的输出ωνα)，频率相位转换38可表示从角频率至相位的数学转换。虽然图3图示了图2的PLL20的相位模型，技术人员将容易理解理解的是图2的PLL20可以按照其它方式建模。
[0043]第一电阻器21和第一电容器23可分别具有电阻Rl和电容Cl。此外，第一电阻器21和第一电容器23可具有大约等于1/(2* Ji *R1*C1)的相应高频率极点pi，其中π是数学常数pi。此外，第二电阻器22和第二电容器24可分别具有电阻R2和电容C2。此外，第二电阻器22和第二电容器24可具有大约等于1/(2* Ji *R2*C2)的相应低频率极点p2。
[0044]如图3所示，图2的PFD和电荷泵I可被建模成具有增益Kdl。此外，可利用分频块35对图2的分频器5数学建模。分频块35可具有分频率N，其中N是小数或整数。
[0045]当K1、K2、pi和p2被配置成具有适当值时，图2的PFD和电荷泵I的增益Kdl对于给定PLL带宽和增益可有效增大I/α。这样，在【具体实施方式】中，双或多路径PLL可与增益重分布关联。例如，在与图2的第一频率控制输入17a相关的VC014的增益可减小至大约等于Kl (可等于α*Κ)的同时，图2的PFD和电荷泵I的增益Kdl可有效增大I/α以补偿整体回路增益。然而，增益重分布还可降低从具体噪声源(例如电荷泵、有源回路滤波器、电压基准Vkef和有源回路滤波器的电阻器)对相位噪声的贡献。
[0046]图4是图2的PLL的包括拉普拉斯域中的数学注释的另一示意图40。
[0047]示意图40图示了与具体PLL约束有关的图2的PLL20的模型。
[0048]例如，示意图40对应于被配置成使得Κ=Κ1+Κ2并使得Kl= α *Κ的PLL。此外，示意图40对应于其中Kl*pl?K2*p2 (其中pi和ρ2如前面所定义)的配置。而且，示意图40 对应于其中 ρ2*(1+Κ2/Κ1)〈ζ/2 的配置，其中 ζ = I/(2* π *RX*CF)，并且 pl> (16/(2 π ))sqrt (Kdl*Kl/ ((CX+CF) *N))，其中N是反馈分频器5的分频率，Rx是滤波电阻器15的电阻，Cf是第一滤波电容器18的电容，Cx第二滤波电容器19的电容。虽然以上已经描述了各种PLL约束，但是其它配置是可行的。
[0049]在图示配置中，VCO的增益有效地减小了 α。此外，PFD和电荷泵I的增益Kdl已经有效地增大l/α，从而有效地将PLL的回路带宽和增益保持相同。而且，增益的重分布可减小从各种源(例如，包括电荷泵，电压基准Vkef，放大器11，滤波电阻器15，以及第一电阻器21)对相位噪声的贡献。
[0050]如图4所示，第二电阻器22在具体情况下可表现为从噪声方面和回路动态方面有效接地。因此，在这些情况下，与第二电阻器22以及第二电容器24相关的第二频率控制增益Kvco2对PLL的相位噪声和PLL的动态性能(例如PLL的带宽、稳定性和/或设置时间)可具有相对较小的影响。
[0051]应用
[0052]采用上述方案的装置可实施在各种电子装置中。电子装置的示例可包括但不限于消费电子产品、消费电子产品的部分、电子测试设备等。电子装置的示例还可包括光网或其它通信网络的电路。消费电子产品可包括但不限于移动电话、摄像录像机、相机、数码相机、便携存储芯片、清洗器、干燥器、清洗器/干燥器、复印机、传真机、扫描器、多功能外围设备等。而且，电子装置可包括未完工的产品，包括用于工业、医疗和汽车应用的产品。
[0053]前述说明以及权利要求可表示被“连接”或“耦接”在一起的元素或特征。就此处的使用而言，除非相反地明确说明，否则“连接”指的是一个元素/特征直接或间接连接至另一元素/特征，并且并非必须是机械的。类似地，除非相反地明确说明，否则“耦接”指的是一个元素/特征直接或间接耦接至另一元素/特征，并且并非必须是机械的。因此，虽然附图所示的各种方案描绘了元素和组件的示例配置，但是其它的插入元素、装置、特征或组件可出现在实际实施例中(假设所示电路的功能不会受到不利的影响)。
[0054]虽然已经针对具体实施例描述了本发明，但是对于本领域普通技术人员而言显而易见的其它实施例，包括不提供前述所有特征和优势的实施例，也包含在本发明的范围内。而且，上述各种实施例可组合以提供进一步的实施例。而且，一个实施例中示出的具体特征也可并入其它实施例。从而，本发明的范围仅仅由所附权利要求所限定。
【权利要求】
1.一种设备，包括: 配置成产生输出时钟信号的压控振荡器(VCO)，其中VCO包括: 耦接至第一频率控制输入的第一频率控制电路；以及 耦接至第二频率控制输入的第二频率控制电路，其中输出时钟信号的频率部分地由第一和第二频率控制电路两者控制； 回路滤波器； 电连接在回路滤波器的输出与第一频率控制输入之间的第一信号通路中的第一极点电路；以及 电连接在回路滤波器的输出与第二频率控制输入之间的第二信号通路中的第二极点电路， 其中第一极点电路的极点频率大于第二极点电路的极点频率。
2.根据权利要求1所述的设备，其中第一频率控制电路包括第一变容器，而且其中第二频率控制电路包括第二变容器。
3.根据权利要求1所述的设备，其中回路滤波器包括有源回路滤波器。
4.根据权利要求3所述的设备，其中回路滤波器包括: 包括第一输入、第二输入和输出的放大器，其中第一输入被配置成接收基准电压，而且其中放大器的输出被配置成操作作为回路滤波器的输出； 第一滤波电阻器；以及 第一滤波电容器，其中第一滤波电阻器和第一滤波电容器串行电连接在第二输入和放大器的输出之间。
5.根据权利要求4所述的设备，进一步包括电连接在第二输入和放大器的输出之间的第二滤波电容器。
6.根据权利要求1所述的设备，进一步包括分频器，其被配置成对输出时钟信号进行分频以产生反馈时钟信号。
7.根据权利要求6所述的设备，进一步包括相位频率检测器(PFD)以及电荷泵，其中PFD被配置成将反馈时钟信号与基准时钟信号进行比较以产生误差信号，而且其中电荷泵包括配置成接收误差信号的输入以及电连接至回路滤波器的输入的输出。
8.根据权利要求1所述的设备，其中第一和第二极点电路被实现为无源极点电路。
9.根据权利要求8所述的设备，其中第一极点电路包括第一电阻器和第一电容器，其中第一电阻器电连接在第一频率控制输入和回路滤波器的输出之间，其中第一电容器电连接在第一频率控制输入和第一电压之间，其中第二极点电路包括第二电阻器和第二电容器，其中第二电阻器电连接在第二频率控制输入和回路滤波器的输出之间，而且其中第二电容器电连接在第二频率控制输入和第一电压之间。
10.根据权利要求1所述的设备，其中第一极点电路的极点频率大于设备的闭环带宽，而且其中第二极点电路的极点频率小于闭环带宽。
11.根据权利要求10所述的设备，其中第一极点电路的极点频率比闭环带宽大大约4倍至大约8倍，而且其中第二极点电路的极点频率比闭环带宽小大约25倍至大约30倍。
12.根据权利要求1所述的设备，其中第一频率控制电路和第二频率控制电路中的每一个都包括变容器，其中VCO还包括旋转行波振荡器。
13.一种采用锁相环的时钟信号产生方法，方法包括: 利用利用压控振荡器(VCO)产生输出时钟信号，其中VCO包括第一频率控制电路和第二频率控制电路； 利用回路滤波器、第一极点电路和第一频率控制电路控制输出时钟信号的频率，其中第一极点电路电连接在回路滤波器的输出和第一频率控制电路的输入之间；以及 利用回路滤波器、第二极点电路和第二频率控制电路进一步控制输出时钟信号的频率，其中第二极点电路电连接在回路滤波器的输出和第二频率控制电路的输入之间， 其中第一极点电路的极点频率大于第二极点电路的极点频率。
14.根据权利要求13所述的方法，进一步包括利用回路滤波器过滤电荷泵的输出。
15.根据权利要求14所述的方法，进一步包括利用分频器对输出时钟信号进行分频以产生反馈时钟信号。
16.根据权利要求15所述的方法，进一步包括通过将反馈时钟信号与基准时钟信号进行比较来产生误差信号，并且利用误差信号控制电荷泵的输出。
17.根据权利要求13所述的方法，其中第一极点电路的极点频率大于锁相环的闭环带宽，而且其中第 二极点电路的极点频率小于闭环带宽。
18.根据权利要求17所述的方法，其中第一极点电路的极点频率比闭环带宽大大约4倍至大约8倍，而且其中第二极点电路的极点频率比闭环带宽小大约25倍至大约30倍。
19.根据权利要求13所述的方法，其中第一频率控制电路和第二频率控制电路中的每一个都包括变容器，其中VCO还包括旋转行波振荡器。
20.—种设备,包括: 用于压控振荡的装置，其被配置成产生输出时钟信号，其中压控振荡装置包括第一频率控制输入和第二频率控制输入，其中输出时钟信号的频率部分地由第一频率控制输入的电压电平和第二频率控制输入的电压电平控制； 用于回路滤波的装置； 电连接在回路滤波器的输出装置和第一频率控制输入之间的第一极点电路；以及 电连接在回路滤波器的输出装置和第二频率控制输入之间的第二极点电路， 其中第一极点电路的极点频率大于第二极点电路的极点频率。
【文档编号】H03L7/099GK103973302SQ201410031162
【公开日】2014年8月6日 申请日期:2014年1月23日 优先权日:2013年1月25日
【发明者】R·W·范布朗特 申请人:美国亚德诺半导体公司