14位高速流水线型模数转换器的制造方法
【专利摘要】本发明提供了一种14位高速流水线型模数转换器，包括采样保持电路、第一级流水线、第二级流水线、第三级流水线、第四级流水线、第五级流水线、第六级流水线和数字校正单元；所述第一级流水线的输出信号的摆幅为第一级流水线的输入信号的摆幅的一半；所述第一级流水线、所述第二级流水线、所述第三级流水线、所述第四级流水线、所述第五级流水线和所述第六级流水线采用同一参考电压；差分输入信号通过所述采样保持电路依次输入所述第一流水线、第二级流水线、第三级流水线、第四级流水线、第五级流水线和第六级流水线。本发明所述的14位高速流水线型模数转换器，在提高模数转换器的转换速率和精度的同时减小系统的功耗。
【专利说明】14位高速流水线型模数转换器
【技术领域】
[0001] 本发明涉及模数转换器领域，尤其涉及一种14位CMOS (Complementary Metal Oxide Semiconductor,互补金属氧化物半导体）高速流水线型模数转换器。 技术背景
[0002] 随着科学技术的不断发展，在通讯、医疗、军事等许多应用领域中，系统对模数转 换器（ADC)的要求越来越高。由于在系统中的重要作用，模数转换器常常成为系统性能的 关键，设计高性能的模数转换器有着重要的意义。
[0003] 在多种模数转换器中，流水线型模数转换器（Pipeline ADC)同时具有高速高精度 的优点，这在许多应用中非常重要。在不断提高的指标要求下，如何进一步提高流水线结构 模数转换器的速度和精度成为现在研究的热点。
[0004] 在流水线模数转换器中，系统的结构体现了速度、精度和功耗的折衷。因此，在可 行的功耗范围和现有的工艺条件下，如何设计流水线模数转换器的系统结构。以及在高速、 高精度性能指标下，如何设计关键的电路模块是很有意义的。
【发明内容】
[0005] 本发明的目的在于，提供一种14位高速流水线型模数转换器，在提高模数转换器 的转换速率和精度的同时减小系统的功耗。
[0006] 为了达到上述目的，本发明提供了一种14位高速流水线型模数转换器，包括采样 保持电路、第一级流水线、第二级流水线、第三级流水线、第四级流水线、第五级流水线、第 六级流水线和数字校正单元；
[0007] 所述第一级流水线的输出信号的摆幅为第一级流水线的输入信号的摆幅的一 半；
[0008] 所述第一级流水线、所述第二级流水线、所述第三级流水线、所述第四级流水线、 所述第五级流水线和所述第六级流水线采用同一参考电压；
[0009] 差分输入信号通过所述采样保持电路依次输入所述第一流水线、第二级流水线、 第三级流水线、第四级流水线、第五级流水线和第六级流水线；
[0010] 所述第一级流水线输出的数字信号、所述第二级流水线输出的数字信号、所述第 三级流水线输出的数字信号、所述第四级流水线输出的数字信号、所述第五级流水线输出 的数字信号和所述第六级流水线输出的数字信号输入所述数字校正单元，所述数字校正单 元输出14位数字信号。
[0011] 实施时，输入所述采样保持电路的差分输入信号的值的范围在参考电压和地电压 之间。
[0012] 实施时，所述采样保持电路为电容翻转式采样保持电路；
[0013] 该采样保持电路包括运算放大器和采样相位电容；
[0014] 所述运算放大器的输入端与所述采样相位电容的上极板连接；
[0015] 在采样相位，该采样保持电路包括的采样相位电容的下极板接差分输入信号；
[0016] 在放大相位，该采样相位电容的下极板与运算放大器的输出端连接。
[0017] 实施时，所述第一级流水线包括第一快闪模数转换电路和第一乘法数模转换电 路，所述采样保持电路输出的信号输入所述第一快闪模数转换电路，该第一快闪模数转换 电路的输出信号和所述采样保持电路的输出信号接入该第一乘法数模转换电路，该第一乘 法数模转换电路的输出信号接入所述第二级流水线。
[0018] 实施时，所述第二级流水线的输出信号的摆幅等于所述第二级流水线的输入信号 的摆幅；
[0019] 所述第三级流水线的输出信号的摆幅等于所述第三级流水线的输入信号的摆 幅；
[0020] 所述第四级流水线的输出信号的摆幅等于所述第四级流水线的输入信号的摆 幅；
[0021] 所述第五级流水线的输出信号的摆幅等于所述第五级流水线的输入信号的摆幅。
[0022] 实施时，第一快闪模数转换电路是3. 5位。
[0023] 实施时，第二级流水线包括第二快闪模数转换电路和第二乘法数模转换电路；第 一快闪模数转换电路输出的信号输入所述第二快闪模数转换电路，该第二快闪模数转换电 路的输出信号和所述第一乘法数模转换电路的输出信号接入该第二乘法数模转换电路，该 第二乘法数模转换电路的输出信号接入所述第三级流水线；
[0024] 第三级流水线包括第三快闪模数转换电路和第三乘法数模转换电路；第二快闪模 数转换电路输出的信号输入所述第三快闪模数转换电路，该第三快闪模数转换电路的输出 信号和所述第二乘法数模转换电路的输出信号接入该第三乘法数模转换电路，该第三乘法 数模转换电路MDAC3的输出信号接入所述第四级流水线；
[0025] 第四级流水线包括第四快闪模数转换电路和第四乘法数模转换电路；第三快闪模 数转换电路输出的信号输入所述第四快闪模数转换电路，该第四快闪模数转换电路的输出 信号和所述第三乘法数模转换电路的输出信号接入该第四乘法数模转换电路，该第四乘法 数模转换电路的输出信号接入所述第五级流水线；
[0026] 第五级流水线包括第五快闪模数转换电路和第五乘法数模转换电路；第四快闪模 数转换电路输出的信号输入所述第五快闪模数转换电路，该第五快闪模数转换电路的输出 信号和所述第四乘法数模转换电路的输出信号接入该第五乘法数模转换电路，该第五乘法 数模转换电路的输出信号接入所述第六级流水线。
[0027] 实施时，第二快闪模数转换电路、第三快闪模数转换电路、第四快闪模数转换电路 和第五快闪模数转换电路是2. 5位。
[0028] 实施时，第六级流水线包括快闪模数转换电路；该快闪模数转换电路的输入端接 入所述第五级流水线的输出信号。
[0029] 实施时，所述快闪模数转换电路为3位。
[0030] 与现有技术相比，本发明所述的14位高速流水线型模数转换器，在提高模数转换 器的转换速率和精度的同时减小系统的功耗。
【专利附图】
【附图说明】
[0031] 图1是本发明实施例所述的14位高速模数转换器的结构图；
[0032] 图2为本发明实施例包括的电容翻转式采样保持电路的电路图；
[0033] 图3A、图3B、图3C分别为本发明实施例中第一级流水线包括的MDAC的主体结构 图，采样相位的第一级流水线包括的MDAC的电路图，放大相位的第一级流水线包括的MDAC 的电路图；
[0034] 图4为本发明实施例包括的第一级流水线的MDAC的传输曲线图；
[0035] 图5为本发明实实施例包括的第二级流水线?第五级流水线的MDAC的主体结构 图；
[0036] 图6为本发明实施例包括的第二级流水线?第五级流水线的MDAC的传输曲线。
【具体实施方式】
[0037] 本发明的目的在于，通过提供一种14位高速流水线型模数转换器，在提高模数转 换器的转换速率和精度的同时减小系统的功耗。
[0038] 如图1所示，本发明实施例所述的14位高速流水线型模数转换器包括采样保持电 路11、第一级流水线121、第二级流水线122、第三级流水线123、第四级流水线124、第五级 流水线125、第六级流水线126和数字校正单元13 ;
[0039] 其中，第一级流水线121是3. 5位，第二级流水线122、第三级流水线123、第四级 流水线124和第五级流水线125是2. 5位，第六级流水线126为3位；
[0040] 所述第一级流水线121的输出信号的摆幅为第一级流水线121的输入信号VIN的 摆幅的一半；
[0041] 所述第一级流水线121、所述第二级流水线122、所述第三级流水线123、所述第四 级流水线124、所述第五级流水线125和所述第六级流水线126采用同一参考电压VREF ;
[0042] 第一级流水线121包括第一快闪模数转换电路FLASH_ADC1和第一乘法数模转 换电路MDAC1，所述米样保持电路11输出的信号输入所述第一 ,决闪模数转换电路FLASH_ ADC1，该第一快闪模数转换电路FLASH_ADC1的输出信号和所述采样保持电路11的输出信 号接入该第一乘法数模转换电路MDAC1，该第一乘法数模转换电路MDAC1的输出信号接入 所述第二级流水线122 ;所述第一乘法数模转换电路MDAC1是3. 5位；
[0043] 第二级流水线122包括第二快闪模数转换电路FLASH_ADC2和第二乘法数模转换 电路MDAC2 ;MDAC1输出的信号输入所述第二快闪模数转换电路FLASH_ADC2,该第二快闪模 数转换电路FLASH_ADC2的输出信号和所述第一乘法数模转换电路MDAC1的输出信号接入 该第二乘法数模转换电路MDAC2,该第二乘法数模转换电路MDAC2的输出信号接入所述第 三级流水线123 ;所述第二乘法数模转换电路MDAC2是2. 5位；
[0044] 第三级流水线123包括第三快闪模数转换电路FLASH_ADC3和第三乘法数模转换 电路MDAC3 ;MDAC2输出的信号输入所述第三快闪模数转换电路FLASH_ADC3,该第三快闪模 数转换电路FLASH_ADC3的输出信号和所述第二乘法数模转换电路MDAC2的输出信号接入 该第三乘法数模转换电路MDAC3,该第三乘法数模转换电路MDAC3的输出信号接入所述第 四级流水线124 ;所述第三乘法数模转换电路MDAC3是2. 5位；
[0045] 第四级流水线124包括第四快闪模数转换电路FLASH_ADC4和第四乘法数模转换 电路MDAC4 ;MDAC3输出的信号输入所述第四快闪模数转换电路FLASH_ADC4，该第四快闪模 数转换电路FLASH_ADC4的输出信号和所述第三乘法数模转换电路MDAC3的输出信号接入 该第四乘法数模转换电路MDAC4,该第四乘法数模转换电路MDAC4的输出信号接入所述第 五级流水线125 ;所述第四乘法数模转换电路MDAC4是2. 5位；
[0046] 第五级流水线125包括第五快闪模数转换电路FLASH_ADC5和第五乘法数模转换 电路MDAC5 ;MDAC4输出的信号输入所述第五快闪模数转换电路FLASH_ADC5,该第五快闪模 数转换电路FLASH_ADC5的输出信号和所述第四乘法数模转换电路MDAC4的输出信号接入 该第五乘法数模转换电路MDAC5,该第五乘法数模转换电路MDAC5的输出信号接入所述第 六级流水线126 ;所述第五乘法数模转换电路MDAC5是2. 5位；
[0047] 第六级流水线126包括第六快闪模数转换电路FLASH_ADC6 ;FLASH_ADC6的输入端 接入MDAC5的输出信号；所述第六快闪模数转换电路FLASH_ADC6为3位；
[0048] 所述第一级流水线121输出的数字信号、所述第二级流水线122输出的数字信号、 所述第三级流水线123输出的数字信号、所述第四级流水线124输出的数字信号、所述第五 级流水线125输出的数字信号和所述第六级流水线126输出的数字信号输入所述数字校正 单元13,所述数字校正单元13输出14位数字信号。
[0049] 在如图1所示的实施例中，所述第一级流水线121使用了摆幅缩减技术从而后面 五级流水线的输入信号摆幅都为输入所述第一级流水线121的输入信号VIN的摆幅的一 半，第一级流水线121的输入信号VIN的摆幅虽然和后续五级流水线的输入信号的摆幅不 相等，但是都采用了同一个参考电压VREF，因此片上只需一对参考电压，即单参考技术，不 需要重新设计与不同摆幅相对应的参考电压，从而减少了设计复杂度；
[0050] 所谓的摆幅缩减技术就是在传统的流水线模数转换器中所有级流水线的输入信 号的摆幅都是一致的，对于3. 5位的MDAC，通常对余差电压放大8倍，保证输出摆幅与输入 摆幅一致。而在本发明实施例中，第一级流水线为3. 5位，但仅对余差电压放大4倍，从而 使输出摆幅为输入摆幅的一半；即第一级流水线的米样相位的米样电容为16个，放大相位 的反馈电容为4个，从而实现对余差信号放大4倍。
[0051] 在图1中，电源电压为1.8V (伏)，输入电压VIN的峰峰值Vp-p为1.5V，一对片上 基准电压VREF_P、VREF_N分别为1. 5V和0V ;VREF_P与输入电压VIN峰峰值的峰峰值一致， VREF_N为0V，与地电压GND的电压值一致。
[0052] 所述采样保持电路11是一种电容翻转式结构，这种结构的特点是采样相位电容 的下极板接输入信号，在放大相位原与输入信号相连的下极板连接到运算放大器的输出 端，所以这种结构的反馈系数大，忽略运算放大器输入端寄生电容的影响，反馈系数近似为 1，反馈系数越大，在相同闭环带宽的条件下对单位增益带宽的要求越低，这样就节省了功 耗，同时由于只用一个电容，开关噪声低。
[0053] 传统的流水线模数转换器所有级的信号摆幅都是一致的，对于3. 5位的MDAC，通 常对余差电压放大8倍，保证输出摆幅与输入摆幅一致。而在如图1所示的本发明实施例 所述的14位高速流水线型模数转换器中，第一级流水线为3. 5位，但仅对余差电压放大4 倍，从而使输出摆幅为输入摆幅的一半。第一级流水线米样相位的米样电容为16个，放大 相位的反馈电容为4个，从而实现对余差信号放大4倍。第一级流水线采用16个比较器， 输出5位数字码，其中最高位为溢出判断位，其余4位为第一级量化数字码。
[0054] 在如图1所示的本发明实施例所述的14位高速流水线型模数转换器中，第二级流 水线?第五级流水线都是2. 5位结构，与传统的2. 5位MDAC -致，对余差电压放大4倍，保 证第二级流水线?第五级流水线的输出摆幅与输入摆幅一致。第二级流水线?第五级流水 线采样相位的采样电容为16个，放大相位的反馈电容为4个，从而实现对余差信号放大4 倍。第二级流水线?第五级流水线采用6个比较器，输出3位数字码。第六级流水线为了 保证和前级流水线用相同的参考电平，采用8个比较器，实现量化3位数字码。
[0055] 实施时，输入所述采样保持电路的差分输入信号的值的范围在参考电压和地电压 之间。
[0056] 实施时，所述采样保持电路为电容翻转式采样保持电路；
[0057] 该采样保持电路包括运算放大器和采样相位电容；
[0058] 所述运算放大器的输入端与所述采样相位电容的上极板连接；
[0059] 在采样相位，该采样保持电路包括的采样相位电容的下极板接差分输入信号；
[0060] 在放大相位，该采样相位电容的下极板与运算放大器的输出端连接。
[0061]图2是本发明实施例所述的采样保持电路的电路图。所述采样保持电路11包括 第一电容C1、第二电容C2、运算放大器110、反相输入晶体管T1、正相输入晶体管T2、第一时 钟开关晶体管T3、第二时钟开关晶体管T4、第三时钟开关晶体管T5、第六时钟开关晶体管 T6、第七时钟开关晶体管T7、第八时钟开关晶体管T8、正相输出晶体管T9和反相输出晶体 管T10,其中，
[0062] T3的栅极、T4的栅极和T5的栅极接入第一时钟信号Φ 1 ;
[0063] T6的栅极、T7的栅极和T8的栅极接入第二时钟信号Φ 2 ;
[0064] 在采样相位，接入T2的栅极的正相自举输入信号B〇〇tstrap_IN_N，以及接入T1 的反相自举输入信号B 〇〇tstrap_IN_P为高电平，差分输入信号VIN_N、VIN_P分别被采样 到第一输入电容C1、第二输入电容C2上，此时第一时钟信号Φ1为高电平，运算放大器110 的输入端接入公共电极电压VC0M，该公共电极电VC0M是由共模产生电路提供的，作为运算 放大器110的输入共模电压，第二时钟信号Φ 2为高电平，反相输出端V0UT_N与正相输入 端V0UT_P短接在一起，恢复输出共模值，在采样相位，运算放大器110是不工作的。在放大 相位开始之前，第一时钟信号Φ 1控制的T3、T4和T5提前关断，使得采样电容到地不再有 直流通路，完成下极板采样，从而降低了由于沟道电荷注入引起的采样信号的失真。在放大 相位，Bootstrap_IN_N，Bootstrap_IN_PS低电平。接入T10的栅极的反相自举输出信号 Bootstrap_0UT_N，以及接入T9的栅极的正相自举输出信号Bootstrap_0UT_P为高电平，电 容中原与输入信号相连的下极板连接到运算放大器的输出端，电容中的共模和差模电荷均 发生转移，此时输出电压V0UT_P_V0UT_N就等于Φ1关断时差分输入信号的瞬时电压值。电 容翻转型采样保持电路工作过程的定量分析如下：
[0065] 在采样相位，A点（与所述运算放大器110的反相输入端连接的节点）的电荷为：
[0066] Q1 = C (VIN_N-VC0M) (1)
[0067] 在放大相位，A点的电荷为：
[0068] Q2 = C (V0UT_N-VX) (2)
[0069] 由电荷守恒原理，Qi = Q2，可以得到式（3):
[0070] C (VIN_N-VC0M) = C (V0UT_N-VX) (3)
[0071] 同理，B点（与所述运算放大器110的正相输入端连接的节点）的电荷在采样和放 大相位也是相同的，可以得到式（4):
[0072] C (VIN_P-VC0M) = C (V0UT_P-VY) (4)
[0073] 其中VX，VY为保持阶段运算放大器的正相输入端A的电压、负相输入端B的电压。 由于假设运算放大器增益无穷大，则VX=VY。用式（4)减去式（3)同时约去电容值C，可以 得到式（5):
[0074] V0UT_P-V0UT_N = VIN_P-VIN_N (5)
[0075] 根据式（5)可以看出输出值跟随输入值变化。在以上公式中，C代表Cl、C2的电 容值。电容翻转型采样保持电路反馈系数大，忽略运算放大器输入端寄生电容的影响，反馈 系数近似为1，反馈系数越大，在相同闭环带宽的条件下对单位增益带宽的要求越低，这样 就节省了功耗，同时由于只用一个电容，开关噪声低。
[0076] 图3A、图3B、图3C分别为本发明实施例中第一级流水线包括的MDAC的主体结构， 采样相位的第一级流水线包括的MDAC的电路图，放大相位的第一级流水线包括的MDAC的 电路图。在图3A中，A点是与运算放大器30的反相输入端连接的节点，B点是与运算放大 器30的正相输入端连接的节点；在图3A中，标示4C指的是电容的电容值为4C，标示C指 的是电容的电容值为C。在图3B中，标示4C指的是电容的电容值为4C，标示8C指的是电 容的电容值为8C。在图3C中，标示4C指的是电容的电容值为4C，标示C指的是电容的电 容值为C ;VREF为参考电压，GND为地电压。
[0077] 在采样相位，输入第一反相输入晶体管T311的栅极、第二反相输入晶体管T312的 栅极、第三反相输入晶体管T313的栅极和第四反相输入晶体管T314的栅极的反相自举输 入信号B 〇〇tstrap_IN_N，以及输入第一正相输入晶体管T321的栅极、第二正相输入晶体管 T322的栅极、第三正相输入晶体管T323的栅极和第四正相输入晶体管T324的栅极的正相 自举输入信号B〇〇tstrap_IN_P为高电平，对差分输入信号VIN_N、VIN_P进行采样，此时输 入Ml的栅极、M2的栅极和M3的栅极的第一时钟信号φ?为高电平，第二晶体管M2、第三晶 体管M3、第四晶体管Μ4导通，运算放大器30的输入端接入公共电极电压VCOM，VC0M是由 共模产生电路提供的，作为运算放大器20的输入共模电压，输入第五晶体管Μ5的栅极、第 六晶体管Μ6的栅极和第七晶体管Μ7的栅极的第三时钟信号φ3也为高电平，第五晶体管 Μ5、第六晶体管Μ6、第七晶体管Μ7导通，反相输出端V0UT_N与正相输出端V0UT_P短接在 一起，恢复输出共模值，此处500f的电容作用是为了稳定输出端的共模值，从而使得从放 大相位进入采样相位时运算放大器30的输出端可以更快的恢复共模值，第二时钟信号φ2 为高电平，第一晶体管Ml截止，输入第八晶体管Μ8的栅极的下级反相自举输入信号Next_ Bootstrap_N，以及输入第九晶体管M9的栅极的下级正相自举输入信号Next_Bootstrap_P 均为低电平，第八晶体管M8和第九晶体管M9截止，保证了对信号的正常采样。其中Next_ Bootstrap_N、Next_Bootstrap_P为第二级采样开关的栅压，即第一级反馈开关和第二级采 样开关共用一个自举模块，因为第一级反馈开关导通时，第二级这时正在采样第一级的输 出，所以第一级的反馈开关与第二级的采样开关同时工作，并且输入信号都是第一级运算 放大器的输出，因此可以共用一个Bootstrap模块，这样节省了功耗和面积。综上所述，最 后的采样相位的MDAC的电路图如图3B所示，每边有16个电容对输入信号进行采样，运算 放大器的输入端和输出端均恢复共模值，此时的运算放大器是不工作的。当采样过程结束 时，采样到的信号以电荷的形式存储在采样电容上，在进入放大相位时，时钟φ?控制的开 关M2、M3和Μ4提前关断，使得采样电容到地不再有直流通路，完成下极板采样，从而降低 了由于沟道电荷注入引起的采样信号的失真。在放大相位，Bootstrap_IN_N、Bootstrap_ IN_P、第一时钟信号φ?、第二时钟信号φ2和第三时钟信号φ3为低电平，Next_Bootstrap_ N、Next_Bootstrap_P均为高电平，由于φ2为低电平，所以第一晶体管Ml导通，图3C中的C、 D两点接在一起，恢复共模值VCM。φ?，φ3为低电平，M2?M7截止，输入输出端不再恢复 共模值，Bootstrap_IN_N，Bootstrap_IN_P 为低电平，所以由 Bootstrap_IN_N，Bootstrap- IN_P 控制的管子都截止。Next_Bootstrap_N，Next_Bootstrap_PS高电平，故 M8，M9 导 通，使得运算放大器的输出通过反馈电容接到输入端，形成一个负反馈的闭合环路，对输入 信号和子DAC输出信号的差值进行放大，此时的模数译码信号FLASH_ADC_CODE由比较器的 输出经过译码电路产生，控制子DAC的输出信号。综上所述，放大相位的第一流水线包括的 MDAC的电路图如图3C所示，此时运算放大器闭环工作，对余差进行放大。
[0078] 第一级流水线包括的MDAC的工作过程的定量分析如下：
[0079] 在采样相位，A点的电荷为：
【权利要求】
1. 一种14位高速流水线型模数转换器，其特征在于，包括采样保持电路、第一级流水 线、第二级流水线、第三级流水线、第四级流水线、第五级流水线、第六级流水线和数字校正 单元； 所述第一级流水线的输出信号的摆幅为第一级流水线的输入信号的摆幅的一半； 所述第一级流水线、所述第二级流水线、所述第三级流水线、所述第四级流水线、所述 第五级流水线和所述第六级流水线采用同一参考电压； 差分输入信号通过所述采样保持电路依次输入所述第一流水线、第二级流水线、第三 级流水线、第四级流水线、第五级流水线和第六级流水线； 所述第一级流水线输出的数字信号、所述第二级流水线输出的数字信号、所述第三级 流水线输出的数字信号、所述第四级流水线输出的数字信号、所述第五级流水线输出的数 字信号和所述第六级流水线输出的数字信号输入所述数字校正单元，所述数字校正单元输 出14位数字信号。
2. 如权利要求1所述的14位高速流水线型模数转换器，其特征在于，输入所述采样保 持电路的差分输入信号的值的范围在参考电压和地电压之间。
3. 如权利要求1所述的14位高速流水线型模数转换器，其特征在于，所述采样保持电 路为电容翻转式采样保持电路； 该采样保持电路包括运算放大器和采样相位电容； 所述运算放大器的输入端与所述采样相位电容的上极板连接； 在采样相位，该采样保持电路包括的采样相位电容的下极板接差分输入信号； 在放大相位，该采样相位电容的下极板与运算放大器的输出端连接。
4. 如权利要求1所述的14位高速流水线型模数转换器，其特征在于，所述第一级流水 线包括第一快闪模数转换电路和第一乘法数模转换电路，所述采样保持电路输出的信号输 入所述第一快闪模数转换电路，该第一快闪模数转换电路的输出信号和所述采样保持电路 的输出信号接入该第一乘法数模转换电路，该第一乘法数模转换电路的输出信号接入所述 第二级流水线。
5. 如权利要求4所述的14位高速流水线型模数转换器，其特征在于，所述第二级流水 线的输出信号的摆幅等于所述第二级流水线的输入信号的摆幅； 所述第三级流水线的输出信号的摆幅等于所述第三级流水线的输入信号的摆幅； 所述第四级流水线的输出信号的摆幅等于所述第四级流水线的输入信号的摆幅； 所述第五级流水线的输出信号的摆幅等于所述第五级流水线的输入信号的摆幅。
6. 如权利要求5所述的14位高速流水线型模数转换器，其特征在于，第一快闪模数转 换电路是3. 5位。
7. 如权利要求6所述的14位高速流水线型模数转换器，其特征在于， 第二级流水线包括第二快闪模数转换电路和第二乘法数模转换电路；第一快闪模数转 换电路输出的信号输入所述第二快闪模数转换电路，该第二快闪模数转换电路的输出信号 和所述第一乘法数模转换电路的输出信号接入该第二乘法数模转换电路，该第二乘法数模 转换电路的输出信号接入所述第三级流水线； 第三级流水线包括第三快闪模数转换电路和第三乘法数模转换电路；第二快闪模数转 换电路输出的信号输入所述第三快闪模数转换电路，该第三快闪模数转换电路的输出信号 和所述第二乘法数模转换电路的输出信号接入该第三乘法数模转换电路，该第三乘法数模 转换电路MDAC3的输出信号接入所述第四级流水线； 第四级流水线包括第四快闪模数转换电路和第四乘法数模转换电路；第三快闪模数转 换电路输出的信号输入所述第四快闪模数转换电路，该第四快闪模数转换电路的输出信号 和所述第三乘法数模转换电路的输出信号接入该第四乘法数模转换电路，该第四乘法数模 转换电路的输出信号接入所述第五级流水线； 第五级流水线包括第五快闪模数转换电路和第五乘法数模转换电路；第四快闪模数转 换电路输出的信号输入所述第五快闪模数转换电路，该第五快闪模数转换电路的输出信号 和所述第四乘法数模转换电路的输出信号接入该第五乘法数模转换电路，该第五乘法数模 转换电路的输出信号接入所述第六级流水线。
8. 如权利要求7所述的14位高速流水线型模数转换器，其特征在于，第二快闪模数 转换电路、第三快闪模数转换电路、第四快闪模数转换电路和第五快闪模数转换电路是2. 5 位。
9. 如权利要求8所述的14位高速流水线型模数转换器，其特征在于，第六级流水线包 括快闪模数转换电路；该快闪模数转换电路的输入端接入所述第五级流水线的输出信号。
10. 如权利要求9所述的14位高速流水线型模数转换器，其特征在于，所述快闪模数转 换电路为3位。
【文档编号】H03M1/06GK104113335SQ201410029850
【公开日】2014年10月22日 申请日期:2014年1月22日 优先权日:2014年1月22日
【发明者】陈新乐, 刘马良, 朱樟明, 杨银堂, 甘萍 申请人:西安电子科技大学