高速分频器的制造方法
【专利摘要】本发明公开了一种高速分频器。该高速分频器包括：信号输入端，用于接收单相时钟信号；第一触发器，与信号输入端相连接，用于根据第一延时信号和单相时钟信号得到第一输出信号；第二触发器，与第一触发器相连接，用于根据第一延时信号和第一输出信号得到第二输出信号；第三触发器，与信号输入端相连接，用于根据第二延时信号和单相时钟信号得到中间时钟信号；第四触发器，与第三触发器相连接，用于根据中间时钟信号和第一延时信号得到第三输出信号；以及第五触发器，与第四触发器相连接，用于根据第三输出信号和第一延时信号得到第四输出信号。通过本发明，达到了增加触发器建立时间和保持时间长度的效果。
【专利说明】高速分频器
【技术领域】
[0001]本发明涉及分频器领域，具体而言，涉及一种高速分频器。
【背景技术】
[0002]在高速时钟数据恢复电路(CDR)中，如图1所示，采样器采样高速数据，然后输出采样输出信号至时序处理环路，时序处理环路将超前滞后信号发送至插值器。为了减小采样器的设计难度，通常采用分频器将插值器的输出时钟信号(即高速同频时钟)进行分频，常见的是二分频，如果采用四相半频时钟采样输入的高频数据，那么数据采样就可以在一个半频时钟的周期内完成。
[0003]这样，分频器的作用至关重要。由于现有的分频器中触发器的建立时间和保持时间较短，容易导致输出信号出错，从而无法得到相应的分频信号。
[0004]针对现有技术中触发器的建立时间和保持时间较短的问题，目前尚未提出有效的解决方案。
【发明内容】
[0005]本发明的主要目的在于提供一种高速分频器，以解决触发器的建立时间和保持时间较短的问题。
[0006]为了实现上述目的，根据本发明的一个方面，提供了 一种高速分频器。根据本发明的高速分频器包括:信号输入端，用于接收单相时钟信号，所述单相时钟信号为对向所述高速分频器输入的全频时钟信号进行分频得到的时钟信号；第一触发器，与所述信号输入端相连接，用于根据第一延时信号和所述单相时钟信号得到第一输出信号，其中，所述第一延时信号为对所述全频时钟信号进行延时得到的信号；第二触发器，与所述第一触发器相连接，用于根据所述第一延时信号和所述第一输出信号得到第二输出信号；第三触发器，与所述信号输入端相连接，用于根据第二延时信号和所述单相时钟信号得到中间时钟信号，其中，所述第二延时信号为对所述第一延时信号进行延时得到的信号；第四触发器，与所述第三触发器相连接，用于根据所述中间时钟信号和所述第一延时信号得到第三输出信号；以及第五触发器，与所述第四触发器相连接，用于根据所述第三输出信号和所述第一延时信号得到第四输出信号。
[0007]进一步地，所述高速分频器还包括:第一延时器，与所述第一触发器、所述第二触发器、所述第四触发器和所述第五触发器分别相连接，用于对所述全频时钟信号进行延时得到所述第一延时信号，并输出所述第一延时信号；以及第二延时器，与所述第一延时器和所述第三触发器分别相连接，用于对所述第一延时信号进行延时得到第二延时信号，并输出所述第二延时信号。
[0008]进一步地，所述第二延时信号比所述第一延时信号延时时间为t，其中，0〈t〈0.5T，所述T为所述全频时钟信号的周期。
[0009]进一步地,所述t = 0.25To[0010]进一步地，第一延时器包括第一一延时器和第一二延时器，所述第一延时信号包括第一一延时信号和第一二延时信号，所述高速分频器还包括:信号转换器，用于将接收的全频时钟信号转换为第一差分信号和第二差分信号，其中，所述第一一延时器和所述第一二延时器分别与所述信号转换器相连接，所述第一一延时器用于对所述第一差分信号进行延时，得到所述第一一延时信号，所述第一二延时器用于对所述第二差分信号进行延时，得到所述第一二延时信号。
[0011]进一步地，所述第一触发器、所述第二触发器、所述第三触发器、所述第四触发器和所述第五触发器均为D触发器。
[0012]进一步地，所述第一触发器的输入端D与所述信号输入端相连接，所述第一触发器的输入端D用于接收所述单相时钟信号，所述第一触发器的时钟输入端与所述第一一延时器的输出端相连接，所述第一触发器的时钟输入端用于接收所述第一一延时信号，所述第一触发器的输出端Q与所述第二触发器的输入端D相连接，所述第一触发器的输出端Q用于向所述第二触发器的输入端D输出所述第一输出信号；所述第二触发器的时钟输入端与所述第一一延时器的输出端相连接，所述第二触发器的时钟输入端用于接收所述第一一延时信号，所述第二触发器的输出端Q输出所述第二输出信号；所述第三触发器的输入端D与所述信号输入端相连接，所述第三触发器的输入端D用于接收所述单相时钟信号，所述第三触发器的时钟输入端与所述第二延时器的输出端相连接，所述第三触发器的时钟输入端用于接收所述第二延时信号，所述第三触发器的输出端Q与所述第四触发器的输入端D相连接，所述第三触发器的输出端Q用于向所述第四触发器的输入端D输出所述中间时钟信号；所述第四触发器的时钟输入端与所述第一二延时器的输出端相连接，所述第四触发器的时钟输入端用于接收所述第一二延时信号，所述第四触发器的输出端Q输出所述第三输出信号；以及所述第五触发器的输入端D与所述第四触发器的输出端Q相连接，所述第五触发器的输入端D用于接收所述第三输出信号，所述第五触发器的时钟输入端与所述第一二延时器的输出端相连接，所述第五触发器的时钟输入端用于接收所述第一二延时信号，所述第五触发器的输出端Q输出所述第四输出信号。
[0013]进一步地，所述高速分频器还包括:第三延时器，连接在所述信号输入端与所述第一触发器的输入端D之间，用于对所述单相时钟信号进行延时；和/或第四延时器，连接在所述第一触发器的输出端Q和所述第二触发器的输入端D之间,用于对所述第一输出信号进行延时；和/或第五延时器，连接在所述信号输入端与所述第三触发器的输入端D之间，用于对所述单相时钟信号进行延时；和/或第六延时器，连接在所述第三触发器的输出端Q和所述第四触发器的输入端D之间，用于对所述中间时钟信号进行延时；和/或第七延时器，连接在所述第四触发器的输出端Q和所述第五触发器的输入端D之间，用于对第三输出信号进行延时。
[0014]进一步地，所述高速分频器还包括:第六触发器，所述第六触发器的输出端Q与所述第一触发器的输入端D和所述第三触发器的输入端D相连接，所述第六触发器的时钟输入端与所述第一一延时器相连接；反相器，连接在所述第六触发器的输入端D和所述第六触发器的输出端Q之间。
[0015]根据本发明实施例，增加第三触发器，用于根据第二延时信号和单相时钟信号得到中间时钟信号，其中，第二延时信号为对第一延时信号进行延时得到的信号，通过采用第二延时信号，使得采用的时钟信号的时间间隔增大，解决了触发器的建立时间和保持时间较短的问题，达到了增加触发器建立时间和保持时间长度的效果。
【专利附图】
【附图说明】
[0016]构成本申请的一部分的附图用来提供对本发明的进一步理解，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中:
[0017]图1是根据现有技术的高速时钟数据恢复电路图；
[0018]图2是根据本发明实施例的高速分频器的示意图；
[0019]图3是根据本发明实施例第一延时器和第二延时器的接线示意图；
[0020]图4是根据本发明实施例的信号转化器的接线示意图；
[0021]图5是根据本发明实施例优选的高速分频器的示意图；以及
[0022]图6是根据本发明实施例高速分频器的信号时序图。
【具体实施方式】
[0023]需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。下面将参考附图并结合实施例来详细说明本发明。
[0024]为了使本【技术领域】的人员更好地理解本发明方案，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分的实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本发明保护的范围。
[0025]需要说明的是，本发明的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本发明的实施例。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。
[0026]本发明实施例提供了 一种高速分频器。
[0027]图2是根据本发明实施例的高速分频器的示意图。如图所示，该高速分频器包括:信号输入端、第一触发器DFFl、第二触发器DFF2、第三触发器DFF3、第四触发器DFF4和第五触发器DFF5。信号输入端用于接收单相时钟信号ckdiv2，单相时钟信号ckdiv2为对向该高速分频器输入的全频时钟信号进行分频得到的时钟信号。第一触发器DFFl与信号输入端相连接，用于根据第一延时信号和单相时钟信号ckdiv2得到第一输出信号Ckoutl,其中，第一延时信号为对全频时钟信号进行延时得到的信号。第一延时信号可以包括第一一延时信号ckrl和第一二延时信号ckf I。其中，单相时钟信号ckdiv2输入至第一触发器DFFl的数据输入端，第一延时信号作为触发信号输出至第一触发器DFFl的时钟输入端。
[0028]第二触发器DFF2与第一触发器DFFl相连接，用于根据第一延时信号和第一输出信号Ckoutl得到第二输出信号Ckout2。第一延时信号作为触发信号输出至第一触发器DFF2的时钟输入端。第一输出信号Ckoutl输入至第一触发器DFF2的数据输入端。[0029]第三触发器DFF3与信号输入端相连接，用于根据第二延时信号ckf2和单相时钟信号ckdiv2得到中间时钟信号Ckgold，其中，第二延时信号ckf2为对第一延时信号进行延时得到的信号。第二延时信号ckf2作为触发信号输出至第一触发器DFF3的时钟输入端，单相时钟信号ckdiv2输入至第一触发器DFF3的数据输入端。
[0030]第四触发器DFF4与第三触发器DFF3相连接，用于根据中间时钟信号Ckgold和第一延时信号得到第三输出信号Ckout3。第一延时信号作为触发信号输出至第一触发器DFF4的时钟输入端，中间时钟信号Ckgold输入至第一触发器DFF4的数据输入端。
[0031]第五触发器DFF5与第四触发器DFF4相连接，用于根据第三输出信号Ckout3和第一延时信号得到第四输出信号Ckout4。第一延时信号作为触发信号输出至第一触发器DFF5的时钟输入端，第三输出信号Ckout3输入至第一触发器DFF5的数据输入端。
[0032]根据本发明实施例，增加第三触发器，用于根据第二延时信号和单相时钟信号得到中间时钟信号，其中，第二延时信号为对第一延时信号进行延时得到的信号，通过采用第二延时信号，使得采用的时钟信号的时间间隔增大，解决了触发器的建立时间和保持时间较短的问题，达到了增加触发器建立时间和保持时间长度的效果。
[0033]优选地， 第一触发器、第二触发器、第三触发器、第四触发器、第五触发器均为D触发器，
[0034]如图3所示，高速分频器还包括第一延时器和第二延时器。其中，第一延时器包括第延时器delay 11和第一二延时器delay 12,第二延时器包括第二一延时器delay21和第二二延时器delay22。
[0035]第一延时器与第一触发器DFF1、第二触发器DFF2、第四触发器DFF3和第五触发器DFF4分别相连接(连接关系图中未示出)，用于对全频时钟信号进行延时得到第一延时信号(ckrl和/或ckfl),并输出第一延时信号。第二延时器与第一延时器和第三触发器DFF3分别相连接(连接关系图中未示出)，用于对第一延时信号进行延时得到第二延时信号，并输出第二延时信号(ckr2和/或ckf2)。
[0036]第延时器delayll和第一二延时器delayl2延时的时长相同，第二一延时器delay21和第二二延时器delay22同理。第一延时信号包括第延时信号ckrl和第一二延时信号Ckfl。
[0037]具体地,第一延时信号可以包括第延时信号ckrl和第一二延时信号ckf I,第一一延时信号ckrl是第一延时器对第一差分信号ckrO进行延时得到的信号，第一二延时信号ckf!是第一延时器对第二差分信号ckfO进行延时得到的信号。其中，第一差分信号ckrO和第二差分信号ckfO可以是对输入的全频时钟信号进行差分得到的差分信号。
[0038]如图4所示，高速分频器还包括信号转换器S2diff，用于将接收的全频时钟信号ckin转换为第一差分信号ckrO和第二差分信号ckfO。其中，第一一延时器和第一二延时器分别与信号转换器S2diff相连接(图中未不出)，第延时器用于对第一差分信号ckrO进行延时，得到第延时信号ckrl,第一二延时器用于对第二差分信号ckfO进行延时，得到第一二延时信号ckf!。第一差分信号ckrO和第二差分信号ckfO均为差分时钟信号。
[0039]如图5所不,第一触发器DFFl的输入端D与信号输入端相连接,第一触发器DFFl的输入端D用于接收单相时钟信号ckdiv2，第一触发器DFFl的时钟输入端C/k与第一一延时器delay的输出端相连接，第一触发器DFFl的时钟输入端用于接收第一一延时信号，第一触发器DFFl的输出端Q与第二触发器DFF2的输入端D相连接，第一触发器DFFl的输出端Q用于向第二触发器DFF2的输入端D输出第一输出信号。
[0040]第二触发器DFF2的时钟输入端C/k与第延时器的输出端相连接，第二触发器DFF的时钟输入端C/k用于接收第一一延时信号ckrl，第二触发器DFF2的输出端Q输出第二输出信号Ckout2。
[0041]第三触发器DFF3的输入端D与信号输入端相连接，第三触发器DFF3的输入端D用于接收单相时钟信号ckdiv2，第三触发器DFF3的时钟输入端与第二延时器DFF2的输出端相连接，第三触发器DFF3的时钟输入端用于接收第二延时信号(ckf2)，第三触发器DFF3的输出端Q与第四触发器DFF4的输入端D相连接，第三触发器DFF3的输出端Q用于向第四触发器DFF4的输入端D输出中间时钟信号Ckgold。
[0042]第四触发器DFF4的时钟输入端与第一二延时器的输出端相连接，第四触发器DFF4的时钟输入端用于接收第一二延时信号ckfl，第四触发器DFF4的输出端Q输出第三输出信号Ckout3。
[0043]第五触发器DFF5的输入端D与第四触发器DFF4的输出端Q相连接，第五触发器DFF5的输入端D用于接收第三输出信号Ckout3,第五触发器DFF5的时钟输入端与第一二延时器的输出端相连接，第五触发器DFF5的时钟输入端用于接收第一二延时信号ckfl,第五触发器的输出端Q输出第四输出信号Ckout4。
[0044]如图5所示,该高速分频器还包括第三延时器delay3和/或第四延时器delay4和/或第五延时器delay5和/或第六延时器delay6和/或第七延时器delay7。
[0045]第三延时器delay3 连接在信号输入端与第一触发器的输入端D之间,用于对单相时钟信号进行延时。第四延时器delay4连接在第一触发器的输出端Q和第二触发器的输入端D之间,用于对第一输出信号进行延时。第五延时器delay5连接在信号输入端与第三触发器的输入端D之间,用于对单相时钟信号进行延时。第六延时器delay6连接在第三触发器的输出端Q和第四触发器的输入端D之间，用于对中间时钟信号进行延时。第七延时器delay7连接在第四触发器的输出端Q和第五触发器的输入端D之间，用于对第三输出信号进行延时。
[0046]需要说明的是本发明实施例的第三延时器delay3、第四延时器delay4、第五延时器delay5、第六延时器delay6和第七延时器delay7的延时时间可以根据实际需要进行设定。其中，第五延时器delay5的延时时间可以为0，这样，使得最终输出的信号精度更高。
[0047]如图5所示，高速分频器还包括第六触发器DFF6和反相器INV。
[0048]第六触发器DFF6的输出端Q与第一触发器DFFl的输入端D和第三触发器DFF3的输入端D相连接,第六触发器DFF6的时钟输入端与第延时器相连接。反相器INV连接在第六触发器的输入端D和第六触发器的输出端Q之间。
[0049]优选地，第二延时信号比第一延时信号延时时间为t，其中，0〈t〈0.5T，T为全频时钟信号的周期。进一步优选地，t = 0.25T。
[0050]当t = 0.25T时，本发明实施例的时序如图6所示。本发明实施例中，分频后的信号ckdiv2依次标示为d0、dl、d2、d3、……，把第二二延时信号ckf2比第一二信号ckfl的延时设计为1/4T，那么引入了第二二时钟信号ckf2以后，采样的时钟信号的时间间隔最小值为3/4T。那么在该电路结构中，D触发器的建立时间和保持时间的总和要可以达到3/4T，比现有的缺少第二二延时信号ckf2的结构中建立时间和保持时间的总和增加了 1/4T。通过该结构的分频器，我们获得了一组4个相位均匀相差90度的时钟信号。这一组输出的时钟信号为:CkoutI, Ckout2, Ckout3, Ckout4。
[0051]以上仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
【权利要求】
1.一种高速分频器，其特征在于，包括: 信号输入端，用于接收单相时钟信号，所述单相时钟信号为对向所述高速分频器输入的全频时钟信号进行分频得到的时钟信号； 第一触发器，与所述信号输入端相连接，用于根据第一延时信号和所述单相时钟信号得到第一输出信号，其中，所述第一延时信号为对所述全频时钟信号进行延时得到的信号; 第二触发器，与所述第一触发器相连接，用于根据所述第一延时信号和所述第一输出信号得到第二输出信号； 第三触发器，与所述信号输入端相连接，用于根据第二延时信号和所述单相时钟信号得到中间时钟信号，其中，所述第二延时信号为对所述第一延时信号进行延时得到的信号; 第四触发器，与所述第三触发器相连接，用于根据所述中间时钟信号和所述第一延时信号得到第三输出信号；以及 第五触发器，与所述第四触发器相连接，用于根据所述第三输出信号和所述第一延时信号得到第四输出信号。
2.根据权利要求1所述的高速分频器，其特征在于，所述高速分频器还包括: 第一延时器，与所述第一触发器、所述第二触发器、所述第四触发器和所述第五触发器分别相连接，用于对所述全频时钟信号进行延时得到所述第一延时信号，并输出所述第一延时信号；以及 第二延时器，与所述第一延时器和所述第三触发器分别相连接，用于对所述第一延时信号进行延时得到第二延时信号，并输出所述第二延时信号。
3.根据权利要求2所述的高速分频器，其特征在于，所述第二延时信号比所述第一延时信号延时时间为t，其中，0〈t〈0.5T，所述T为所述全频时钟信号的周期。
4.根据权利要求3所述的高速分频器，其特征在于，所述t= 0.25T。
5.根据权利要求2所述的高速分频器，其特征在于，第一延时器包括第一一延时器和第一二延时器，所述第一延时信号包括第延时信号和第一二延时信号，所述高速分频器还包括: 信号转换器，用于将接收的全频时钟信号转换为第一差分信号和第二差分信号， 其中，所述第一一延时器和所述第一二延时器分别与所述信号转换器相连接，所述第 延时器用于对所述第一差分信号进行延时，得到所述第延时信号，所述第一二延时器用于对所述第二差分信号进行延时，得到所述第一二延时信号。
6.根据权利要求1至5任意一项所述的高速分频器，其特征在于，所述第一触发器、所述第二触发器、所述第三触发器、所述第四触发器和所述第五触发器均为D触发器。
7.根据权利要求6所述的高速分频器，其特征在于， 所述第一触发器的输入端D与所述信号输入端相连接，所述第一触发器的输入端D用于接收所述单相时钟信号，所述第一触发器的时钟输入端与所述第一一延时器的输出端相连接，所述第一触发器的时钟输入端用于接收所述第一一延时信号，所述第一触发器的输出端Q与所述第二触发器的输入端D相连接，所述第一触发器的输出端Q用于向所述第二触发器的输入端D输出所述第一输出信号；所述第二触发器的时钟输入端与所述第一一延时器的输出端相连接，所述第二触发器的时钟输入端用于接收所述第一一延时信号，所述第二触发器的输出端Q输出所述第二输出信号； 所述第三触发器的输入端D与所述信号输入端相连接，所述第三触发器的输入端D用于接收所述单相时钟信号，所述第三触发器的时钟输入端与所述第二延时器的输出端相连接，所述第三触发器的时钟输入端用于接收所述第二延时信号，所述第三触发器的输出端Q与所述第四触发器的输入端D相连接，所述第三触发器的输出端Q用于向所述第四触发器的输入端D输出所述中间时钟信号； 所述第四触发器的时钟输入端与所述第一二延时器的输出端相连接，所述第四触发器的时钟输入端用于接收所述第一二延时信号，所述第四触发器的输出端Q输出所述第三输出信号；以及 所述第五触发器的输入端D与所述第四触发器的输出端Q相连接，所述第五触发器的输入端D用于接收所述第三输出信号,所述第五触发器的时钟输入端与所述第一二延时器的输出端相连接，所述第五触发器的时钟输入端用于接收所述第一二延时信号，所述第五触发器的输出端Q输出所述第四输出信号。
8.根据权利要求7所述的高速分频器，其特征在于，所述高速分频器还包括: 第三延时器， 连接在所述信号输入端与所述第一触发器的输入端D之间，用于对所述单相时钟信号进行延时；和/或 第四延时器，连接在所述第一触发器的输出端Q和所述第二触发器的输入端D之间，用于对所述第一输出信号进行延时；和/或 第五延时器，连接在所述信号输入端与所述第三触发器的输入端D之间，用于对所述单相时钟信号进行延时；和/或 第六延时器，连接在所述第三触发器的输出端Q和所述第四触发器的输入端D之间，用于对所述中间时钟信号进行延时；和/或 第七延时器，连接在所述第四触发器的输出端Q和所述第五触发器的输入端D之间，用于对第三输出信号进行延时。
9.根据权利要求7所述的高速分频器，其特征在于，所述高速分频器还包括: 第六触发器，所述第六触发器的输出端Q与所述第一触发器的输入端D和所述第三触发器的输入端D相连接，所述第六触发器的时钟输入端与所述第一一延时器相连接；反相器，连接在所述第六触发器的输入端D和所述第六触发器的输出端Q之间。
【文档编号】H03K23/00GK103986457SQ201410213849
【公开日】2014年8月13日 申请日期:2014年5月20日 优先权日:2014年5月20日
【发明者】郑金鹏 申请人:硅谷数模半导体（北京）有限公司, 硅谷数模国际有限公司