占空为1比1的数据码钟速率转换电路的制作方法
【专利摘要】本发明提出的一种占空为1比1的4/3倍码钟速率转换电路，旨在提供一种简单可靠、耗费硬件资源小，占空为1比1的数据码钟速率转换电路。本发明通过下述技术方案予以实现：在FPGA中，系统时钟通过DDS产生占空比为1比1的4倍信息码钟，一路通过1/4分频器产生信息码钟，另一路4倍信息码钟分两路，一路经第一1/3分频器生成占空比为1比2的第一个4/3倍信息码钟，另一路经非门电路反相后，再通过与非门电路串联的第二1/3分频器生成第二个占空比为1比2的4/3倍信息码钟，两路占空比为1:2的4/3倍信息码钟并行输入或门电路，将这两个占空比为1:2的4/3倍信息码钟合成为一路占空比为1:1的4/3倍信息码钟。
【专利说明】占空为1比1的数据码钟速率转换电路
【技术领域】
[0001] 本发明涉及一种航天测控领域对测控、数传数据进行实时3/4卷积编码时码钟处 理的电路。
【背景技术】
[0002] 空间数据系统咨询委员会（CCSDS)开发的空间数据系统标准，建立了新的空间数 据系统体制，以标准化的方式进行数据交换与处理，以更为经济有效的方式满足不同航天 器和不同类型用户的业务需要，并为有效地进行交互支持、国际合作与交流提供了保证。 在航天任务中采用CCSDS已经在民用航天任务中得到广泛应用，然而对其是否也同时适用 于航天任务，仍存在着许多的疑虑和争论。深空通信中面临的问题之一是如何在低信噪比 信道环境下可靠地传递信息。CCSDS开发的空间数据系统标准建议书建立了新的空间数据 系统体制，以标准化的方式进行数据交换与处理。CCSDS遥测信道编码建议书在保留原编 码方案的前提下加入了卷积编码，并维持了与CCSDS封装遥测建议书的兼容性。在涉及航 天测控领域的CCSDS标准的3/4卷积编码时编码器中，CCSDS定义了穿孔的3/4卷积编码 标准，根据该编码标准定义，在对连续数据编码后，由于3/4卷积编码有数据穿孔处理，即 按1/3的比例抽取按（2,1，7)卷积编码后数据进行舍弃。把二进制码按一定的规律编排， 使每组代码具有一定编码的含义（代表某个数或控制信号），即把一个特定的信息用一个 二进制数码来表示称为编码。能实现编码的电路称为编码器。3/4卷积编码后数据速率为 输入编码数据的4/3。由于编码器后端可能会要求对数据进行半个码元宽度移动处理，如 SQPSK的调制方式实现，因此要求编码后生成的4/3码钟必须为占空比为1:1。现有技术处 理码钟变换时往往采用锁相环路进行处理。锁相环路处理的不足之处是电路复杂，硬件资 源占用较多，如果设计不合理还会引起输出信号相位噪声恶化。
【发明内容】
[0003] 本发明的目的是针对上述现有技术存在的的缺陷，提供一种简单可靠、耗费硬件 资源小，能够保持生成码钟占空比1:1和适应CCSDS标准3/4卷积分编码器，占空为1比1 的数据码钟速率转换电路。
[0004] 本发明解决其技术问题所采用的技术方案是：一种占空为1比1的4/3倍码钟速 率转换电路，包括设置在现场可编程门阵列FPGA中的DDS、l/4分频器、占空为1比2的1/3 分频器、非门电路与或门电路，其特征在于，在FPGA中，码钟参数和系统时钟通过直接数字 式频率合成器DDS产生占空比为1比1的4倍信息码钟，4倍信息码钟分两路并行输入，一 路通过1/4分频器产生信息码钟，另一路4倍信息码钟分两路，一路经第一 1/3分频器生成 占空比为1比2的第一个4/3倍信息码钟，另一路经非门电路反相后，再通过与非门电路串 联的第二1/3分频器生成第二个占空比为1比2的4/3倍信息码钟，两路占空比为1:2的 4/3倍信息码钟并行输入或门电路，将这两个占空比为1:2的4/3倍信息码钟合成为一路占 空比为1:1的4/3倍信息码钟。
[0005] 本发明的有益效果是： 简单可靠。本发明使用DDS直接生4倍信息码钟，利用DDS产成4倍信息码钟，用简单 的基于计数器原理的4分频电路生成信息码钟，同时用非门电路、或门电路以及两个简单 的基于计数器原理的3分频电路生成占空比为1:1的4/3倍信息码钟。电路简单、耗费硬 件资源小。仅用一个FPGA解决了编码后生成的4/3码钟必须为占空比为1:1的问题。所 有电路都在FPGA中实现，简化了对外接口，不需要复杂电路，实现方法比较简单，保持生成 码钟占空比保持1:1 (实现SQPSK调制必须）。
[0006] 能够保持生成码钟占空比1:1。本发明为保证生成占空比1:1的4/3倍信息码钟， 巧妙使用两个生成占空比为1:2的3倍分频电路分别对两个相互反相的4倍信息码钟进行 分频，通过或门电路将两个占空比为1:2的3倍分频码钟合成一路，形成最后的占空比为 1:1的4/3倍码钟，保持生成4/3倍码钟不改变相噪特性。保证了不耗费过多的硬件资源 又能确保输出码钟为4/3输入码钟。并且生成码钟能保持与编码前码钟相同量级的相位噪 声，提高了可靠性，降低了成本，具有较大的实用性。
[0007] 本发明提出一种简单易实现的4/3码钟速率转换电路，确保输出占空比为1:1，而 且由于该电路只涉及分频电路，因而不会导致输出信号相位噪声恶化。并且在码钟速率变 换过程中只涉及下变频电路不会导致码钟相噪恶化。实现简单、资源占用较少，能够满足航 天测控领域对数据处理的实时要求。非常适应CCSDS标准的3/4卷积编码器的数据码钟速 率转换。
【专利附图】
【附图说明】
[0008] 下面结合附图和实施实例对本发明进一步说明。
[0009] 图1是本发明的占空为1比1的4/3倍码钟速率转换电路示意图。
[0010] 图2为本发明的占空为1比1的4/3倍码钟速率转换电路在3/4卷积编码中的应 用。
【具体实施方式】
[0011] 参阅图1。在以下描述的实施例中，占空为1比1的4/3倍码钟速率转换电路，包 括设置在现场可编程门阵列FPGA中的DDS、l/4分频器、占空为1比2的1/3分频器、非门 电路与或门电路。在FPGA中，先使用DDS产生4倍信息钟，再使用1/4分频器与1/3倍分频 器分别产生信息钟与4/3倍信息钟。码钟参数和系统时钟通过直接数字式频率合成器DDS 产生占空比为1比1的4倍信息码钟。4倍信息码钟分两路并行输入。一路通过1/4分频 器产生信息码钟。另一路4倍信息码钟分两路，一路经第一 1/3分频器生成占空比为1比 2的第一个4/3倍信息码钟，另一路经非门电路反相后，再通过与非门电路串联的第二1/3 分频器生成第二个占空比为1比2的4/3倍信息码钟。所述1/3分频器可以用简单的计数 器实现。所述1/3分频器生成占空比为1比2的4/3倍信息码钟的特征为：其一个周期中， '1'电平占四分之一个信息码周期，'〇'电平占四分之二个信息码周期，且第二个生成的4/3 倍信息码钟与第一个生成的4/3倍信息码钟有八分之一个信息码周期的延迟。两路占空比 为1:2的4/3倍信息码钟并行输入或门电路，该或门电路将这两个占空比为1:2的4/3倍 信息码钟合成为一路占空比为1:1的4/3倍信息码钟，所合成的占空比为1:1的4/3倍信 息码钟的一个周期中，'1'电平占八分之三个信息码周期，'0'电平占八分之三个信息码周 期。
[0012] 参阅图2。信息码钟用于读取信息码产生单元的数据，并将该数据送3/4卷积编码 单元进行编码处理。根据CCSDS规定：3/4卷积编码单元输出的数据速率为输入编码单元 的信息数据速率的4/3倍，因此需要本发明的占空为1比1的4/3倍码钟速率转换电路产 生的4/3倍信息码钟将编码后数据读出来。
【权利要求】
1. 一种占空为1比1的4/3倍码钟速率转换电路，包括设置在现场可编程门阵列FPGA 中的DDS、1/4分频器、占空为1比2的1/3分频器、非门电路与或门电路，其特征在于，在 FPGA中，码钟参数和系统时钟通过直接数字式频率合成器DDS产生占空比为1比1的4倍 信息码钟，4倍信息码钟分两路并行输入，一路通过1/4分频器产生信息码钟，另一路4倍信 息码钟分两路，一路经第一 1/3分频器生成占空比为1比2的第一个4/3倍信息码钟，另一 路经非门电路反相后，再通过与非门电路串联的第二1/3分频器生成第二个占空比为1比 2的4/3倍信息码钟，两路占空比为1:2的4/3倍信息码钟并行输入或门电路，将这两个占 空比为1:2的4/3倍信息码钟合成为一路占空比为1:1的4/3倍信息码钟。
2. 按权利要求1所述占空为1比1的4/3倍码钟速率转换电路，其特征在于：先使用 DDS产生4倍信息钟，再使用1/4分频器与1/3倍分频器分别产生信息钟与4/3倍信息钟。
3. 按权利要求1所述占空为1比1的4/3倍码钟速率转换电路，其特征在于：所述1/3 分频器生成占空比为1比2的4/3倍信息码钟，其中一个信息码周期中'1'电平占四分之 一个信息码周期，'〇'电平占四分之二个信息码周期。
4. 按权利要求1所述占空为1比1的4/3倍码钟速率转换电路，其特征在于：第二个 生成的4/3倍信息码钟与第一个生成的4/3倍信息码钟有八分之一个信息码周期的延迟。
5. 按权利要求1所述占空为1比1的4/3倍码钟速率转换电路，其特征在于：或门电 路合成的一路占空比为1:1的4/3倍信息码钟，该4/3倍信息码钟的一个周期中'1'电平 占八分之三个信息码周期，'0'电平占八分之三个信息码周期。
6. 按权利要求1所述占空为1比1的4/3倍码钟速率转换电路，其特征在于：所述1/3 分频器与1/4分频器都用计数器实现。
【文档编号】H03M13/23GK104065386SQ201410236149
【公开日】2014年9月24日 申请日期:2014年5月30日 优先权日:2014年5月30日
【发明者】王文政 申请人:中国电子科技集团公司第十研究所