基于保护门的时域加固锁存器的制造方法
【专利摘要】本发明涉及抗辐射集成电路设计领域。为提供一种设计加固的锁存器，能够抵抗多内部节点翻转，还可以抵抗输入端口及时钟线上的瞬时脉冲。为此，本发明采用的技术方案是，基于保护门的时域加固锁存器，由6个传输门TG1?6，3个反相器INV1?3，3个二输入保护门DIG1?3和一个三输入保护门、延时单元构成，输入端Dl、D2、D3分别依次对应通过传输门TG1、传输门TG2、传输门TG3送入对应的二输入保护门DIG1?3，延时单元设置在输出A、B、C节点或者输入端D1、D2、D3节点中的任一处。本发明主要应用于抗辐射集成电路设计。
【专利说明】基于保护门的时域加固锁存器
【技术领域】
[0001] 本发明涉及抗辐射集成电路设计领域，特别是涉及一种基于保护门的时域加固锁 存器。
【背景技术】
[0002] 对于应用于空间环境中的数字电路，特别是时序电路，SEU的发生会严重影响芯 片功能的正确性。现有的加固技术多数针对SEU。但是随着集成电路尺寸的减小以及芯片 供电电压的下降，电路内部节点可以存储的关键电荷量大大减少，MBU发生的几率正在逐 步上升。时钟线和输入端口的SET的发生也会传入电路，影响电路的性能。锁存器是电路 中最常用到的存储单元，对于锁存器的加固尤为重要。常用的设计加固方法（Radiation Hardened-by Design, RHBD)有代码级加固和电路级加固还有版图级加固等。电路级加固方 法例如经典的模组冗余，用三模冗余抵抗SEU,用五模冗余抵抗单粒子注入引起的双节点翻 转（Double node upset, DNU)。
【发明内容】
[0003] 为克服现有技术的不足，本发明旨在提供一种设计加固的锁存器，它不仅能够抵 抗多内部节点翻转，还可以抵抗输入端口及时钟线上的瞬时脉冲。为此，本发明采用的技术 方案是，基于保护门的时域加固锁存器，由6个传输门TG1?6, 3个反相器INV1?3, 3个二 输入保护门DIG1?3和一个三输入保护门、延时单元构成，有三路相同的输入信号分别对 应输入到输入端〇1、02、03，输入端01、02、03分别依次对应通过传输门了61、传输门162、 传输门TG3送入对应的二输入保护门DIG1?3,输入信号经输入端D1、输入端D2作为二输 入保护门DIG1的输入，二输入保护门DIG1的输出A经过反相器INV1和传输门TG4连至输 入端D1 ;输入端D2、输入端D3作为二输入保护门DIG2的输入，二输入保护门DIG2的输出 B经由反相器INV2和传输门TG5连至输入端D2 ;输入端D1、输入端D3作为二输入保护门 DIG3的输入，二输入保护门DIG3的输出C经反相器INV3和TG6连至输入端D3 ;输出A、B、 C作为三输入保护门TIG的输入信号，三输入保护门TIG输出为Q ;延时单元设置在输出A、 B、C节点或者输入端Dl、D2、D3节点中的任一处。
[0004] 二输入保护门DIG结构为，使用两个PM0S管PM1和PM2串联，两个NM0S管匪1和 NM2串联；PM1的源级接VDD，PM2的漏极接NM2的漏极，NM1的源级接GND，PM1和NM1的栅 极作为一个输入A，PM2和匪2的栅极作为另一个输入B，PM2和匪2的漏极作为输出0。
[0005] 三输入保护门TIG的结构为：使用三个PM0S管PM4、PM5、PM6串联，三个NM0S管 NM4、NM5、NM6串联；PM4的源级接VDD，PM6的漏极接NM6的漏极，NM4的源级接GND，PM4和 NM4的栅极作为一个输入A，PM5和匪5的栅极作为另一个输入B，PM6和NM6的栅极作为另 一个输入C，PM6和NM6的漏极作为输出0。
[0006] 延时单元结构为二输入保护门两个输入端之间连接一个延时器，通过调整延时单 元中间两个晶体管的宽*长可以调节T大小。
[0007] 本发明的技术特点及效果：
[0008] 本发明是通过结构设计的手段对电路进行加固的，因此能够抵抗由于单个辐射粒 子造成的不同阱中多个敏感节点的同时翻转，从而使锁存器的存储状态不会发生改变。
[0009] 本发明的两种结构使用DIG和延迟单元的组合来屏蔽输入端口和时钟线的SET， 是一种时间域加固锁存器。
【专利附图】
【附图说明】
[0010] 图1 DIG和延迟单元的组合结构；
[0011] 图2延时单元结构；
[0012] 图3 (a)DIG的晶体管级结构，（b)DIG的逻辑符号，（c)DIG的输入输出变化；
[0013] 图4 (a)TIG的晶体管级结构，（b)TIG的逻辑符号，（c)TIG的输入输出变化；
[0014] 图5基于保护门的非时域加固锁存器结构；
[0015] 图6基于保护门的时域抗辐射锁存器I结构；
[0016] 图7基于保护门的时域抗辐射锁存器II结构。
【具体实施方式】
[0017] CMOS图像传感器是目前实现固态成像的主流技术。凭借优异的性能，CMOS图像传 感器在空间成像领域得到了广泛的应用，用以执行地球勘测、遥感成像、星敏感器、星图像 采集和飞船可视系统等空间任务。然而，空间环境中由高能粒子和电磁波构成的辐射，会导 致CMOS图像传感器出现功能错误和性能退化，甚至造成芯片的永久性损毁。因此，在设计 面向空间应用的CMOS图像传感器时，必须对其辐射效应和抗辐射加固进行深入的研究。
[0018] 本发明涉及抗福射集成电路设计领域，设计使用二输入保护门（Double Input Guardgate，DIG)和三输入保护门（Trible Input Guardgate，TIG)对时序电路进行加固， 具有抗单粒子翻转（Single event upset，SEU)和多比特翻转（Multiple-bit upset，MBU) 的能力。增加一个延时单兀使之成为时域加固锁存器，可以抵抗输入端口和时钟线上的瞬 时脉冲（Single event transisent，SET)。
[0019] 本发明的锁存器需要加入一个延时单元。当锁存器的存储节点由于粒子轰击而发 生SEU时，该锁存器能够过滤掉沉积在敏感节点上的电荷，从而使锁存器的存储状态不会 发生改变。当输入端口和时钟线发生SET时，DIG和延时单元的组合可以屏蔽掉错误脉冲， 使错误不向后传播，从而使锁存器的存储状态不会发生改变。
[0020] 下面结合附图和【具体实施方式】进一步详细说明本发明。
[0021] 图1是DIG和延时单元DELAY的组合结构，延时单元加在DIG的一个输入端。其 中延时单元结构如图2，P1、N1和P3、N3各自组成两组反相器，P2的源漏接VDD，N2的源漏 接GND，P2和N2的栅极共同接前一组反相器PI、N1的输出A和后一组反相器P3、N3的输 入B。DIG在两个输入不相同时输出为高阻态，维持原来的电平。在两个输入信号相同时， 该单元的功能与反相器的功能一致。延时单元具有时长为T的延时，当输入信号发生SET， 且SET脉冲宽度小于T时，可以屏蔽掉SET，输出不受影响。其中的DIG(如图3(a)所示为 其晶体管级结构，（b)为其逻辑符号，（c)为其时序图）使用两个PM0S和两个NM0S串联， PM1和PM2串联，NM1和NM2串联，PM1的源级接VDD，PM2的漏极接NM2的漏极，NM1的源 级接GND，PM1和匪1的栅极作为一个输入A，PM2和匪2的栅极作为另一个输入B，PM2和 NM2的漏极作为输出0。DIG在两个输入不相同时输出为高阻态。在两个输入信号相同时， 该单元的功能与反相器的功能一致。TIG(如图4(a)所示为其晶体管级结构，（b)为其逻辑 符号，（c)为其时序图）与DIG类似，使用三个PM0S管和三个NM0S管串联，具有三个输入 端。在三个输入信号不相同时输出为高阻态，在三个输入信号相同时，该单兀的功能与反相 器的功能一致。该锁存器在透明状态，TG1?3导通，TG4?6截止，信号由D传至Q ;保持 状态，TG1?3截止，TG4?6导通，在这个阶段容易发生粒子轰击引起的电平翻转。
[0022] 本发明提出的结构基于一种非时域加固的锁存器（如图5为其结构图），它使用6 个传输门了61?6,3个反相器1觀1?3,3个二输入保护门（0〇111316 1即1^6皿1(^3七6,016) DIG1?3和一个三输入保护门（Trible Input Guardgate，TIG)。有三路相同的输入信号 01、02、03，它们分别通过开关了61、了62、了63送入锁存器。01、02作为0161的输入，0161的 输出A经过一个反相器INV1和开关TG4连至它的一个输入端D1。同样D2、D3作为DIG2 的输入，输出B经由反相器INV2和TG5连至D2。D1、D3作为DIG3的输入，输出C经反相器 INV3和TG6连至D3。A、B、C作为TIG的输入信号，输出Q。这种锁存器可以屏蔽一位SEU， 但是对于时钟线和输入端口发生的SET则没有保护作用。通过增加一个延时单元可以进一 步成为时域加固锁存器，根据增加延时单元的位置不同可以分为两类时域加固电路。延时 单元可以加在A、B、C节点，或者加在D1、D2、D3节点。
[0023] 下面通过两个具体例子说明本发明的应用方法和工作原理。
[0024] 锁存器I (结构图如图6)将图一中所用延时单元加到D1节点，D1经延时之前的 节点是D1'，分析如下。内部节点有7个，因为D1'和D1是由一个延时单元相连，当其中一 个发生电平翻转时，另一个节点也会受影响，所以将D1'和D1视为状态相同的一个节点D1。 这样可以将内部节点分为2组，分别是{D1、D2、D3}和{A、B、C}，也可以按构成单元分类， 分为 3 个支路{DIG1，INV1，DELAY}, {DIG2, INV2}，{DIG3, INV3}。发生 SEU 时，可以发生 2 类，即SEU分别发生在第一组和第二组节点。发生在第一组节点的SEU不会传播到第二组 的节点，这是通过DIG来屏蔽掉的，发生在第二组节点的SEU由TIG屏蔽不会传播到Q。我 们假设SEU发生在D2和A节点，通过分析这两个典型节点，可以论证所有SEU发生的情况。 SEU发生在D2时，D2是DIG 1和DIG 2的输入，所以这两个DIG状态浮空，输出A和B和C 在这个时钟周期内保持不变，屏蔽错误，锁存器输出Q也就保持不变。SEU发生在节点A时， 支路{DIG1，INV1}浮空，但是B和C保持正常，所以锁存器输出Q保持不变。可以100%屏 蔽掉SEU。
[0025] 当发生DNU时，可能发生DNU的情况共有15种，按2组节点的分类，可以分为三 类。我们取三种典型情况进行说明。当D1和D2发生DNU时，DIG1的两个输入同时变化，A 的状态发生翻转，支路{DIG1，INV1，DELAY}浮空，通过INV1使D1的状态在该时钟周期内 不可恢复，而B的状态不变，D2的状态通过INV2得以恢复，C的状态也不变。所以TIG的 三个输入中有一个状态A变化，输出Q保持不变。当DNU发生在D2和A时，A的错误电平 通过INV1使D1发生翻转，DIG2的两个输入信号D1和D2都错误，所以B也发生错误翻转， 支路{DIG1，INV1，DELAY}和{DIG2，INV2}浮空。但C是正确的，所以TIG的输出电平仍正 确。当DNU发生在A和B时，D1和D2的状态通过INV1和INV2发生错误翻转，支路{DIG1， INV1，DELAY}和{DIG2, INV2}浮空，但D3和C是正确的，所以TIG的输出Q仍正确。但是 如果输出节点Q发生错误电平翻转是不可抵抗的。
[0026] 当输入端口发生SET时，支路{DIG1，INV1，DELAY}不会受其影响，A的电平正确， 另外两支路会传播错误电平，B和C有可能采到错误电平引起错误翻转，A维持TIG输出的 正确。当SET发生在CLK时，支路{DIG1，INV1，DELAY}仍保持正确的透明或维持阶段，A保 持正确电平，保护Q的正确性。达到时域加固的目的。
[0027] 锁存器II延时单元放在B节点，B经过延时之后的节点是B'，使用如图7所示的电 路结构。
[0028] 当考虑内部节点对SEU和MBU的保护作用时，锁存器II与I原理相同，不再赘述。 考虑时域加固效果时分析如下，当时钟线发生SET且SET引起的脉冲宽度小于T时，开关会 错误的打开或闭合，使锁存器在发生SET时可能错误的处于保持阶段，这样A、B、C节点的信 号可能发生瞬间跳变，但是由于DELAY的存在，B'的电平变化是在SET发生后的T时间发生 的。也就是说在T时间之前，B'点保持正确的电平，T时间之后，A、C恢复正确的电平。所 以TIG的输出Q保持稳定，不受SET的影响。当输入端发生SET时，错误脉冲信号传至A、 B、C节点，但是B'相对于A和C总会有T的延时，可以保证TIG的三个输入端至少有一个 保持正确电平，从而保持Q稳定，屏蔽SET。
[0029] 由于辐射粒子造成的SET脉冲宽度在几十个ps到几百个ps不等。要使延时T大 于脉冲宽度。通过调整延时单元的晶体管PM2和匪2的宽*长可以调节T大小。令T = 500ps〇
【权利要求】
1. 一种基于保护门的时域加固锁存器，其特征是，由6个传输门TG1?6, 3个反相器 INV1?3, 3个二输入保护门DIG1?3和一个三输入保护门构成，有三路相同的输入信号 分别对应输入到输入端〇1、02、03，输入端01、02、03分别依次对应通过传输门了61、传输门 TG2、传输门TG3送入对应的二输入保护门DIG1?3,输入信号经输入端D1、输入端D2作为 二输入保护门DIG1的输入，二输入保护门DIG1的输出A经过反相器INV1和传输门TG4连 至输入端D1 ;输入端D2、输入端D3作为二输入保护门DIG2的输入，二输入保护门DIG2的 输出B经由反相器INV2和传输门TG5连至输入端D2 ;输入端D1、输入端D3作为二输入保 护门DIG3的输入，二输入保护门DIG3的输出C经反相器INV3和TG6连至输入端D3 ;输出 A、B、C作为三输入保护门TIG的输入信号，三输入保护门TIG输出为Q ;延时单元设置在输 出A、B、C节点或者输入端Dl、D2、D3节点中的任一处。
2. 如权利要求1所述的基于保护门的时域加固锁存器，其特征是，二输入保护门DIG结 构为，使用两个PMOS管PM1和PM2串联，两个NMOS管NM1和NM2串联；PM1的源级接VDD， PM2的漏极接匪2的漏极，匪1的源级接GND，PM1和匪1的栅极作为一个输入A，PM2和匪2 的栅极作为另一个输入B，PM2和匪2的漏极作为输出0。
3. 如权利要求1所述的基于保护门的时域加固锁存器，其特征是，三输入保护门TIG 的结构为：使用三个PM0S管PM4、PM5、PM6串联，三个NM0S管NM4、NM5、NM6串联；PM1的源 级接VDD，PM3的漏极接匪3的漏极，匪1的源级接GND，PM1和匪1的栅极作为一个输入A， PM2和匪2的栅极作为另一个输入B，PM3和匪3的栅极作为另一个输入C，PM3和匪3的漏 极作为输出〇。
4. 如权利要求1所述的基于保护门的时域加固锁存器，其特征是，延时单元结构为二 输入保护门两个输入端之间连接一个延时器，通过调整延时单元中间两个晶体管的宽*长 可以调节T大小。
【文档编号】H03K19/094GK104218941SQ201410489854
【公开日】2014年12月17日 申请日期:2014年9月23日 优先权日:2014年9月23日
【发明者】徐江涛, 闫茜, 聂凯明, 姚素英, 史再峰, 高志远 申请人:天津大学