一种具有非线性补偿功能的宽带信号发生器的制造方法
【专利摘要】本发明提供了一种具有非线性补偿功能的宽带信号发生器，主要包括数字基带系统和8倍频系统；数字基带系统存储经预失真补偿后的290-390MHz的LFMCW信号，在外部参考时钟的控制下，输出所述290-390MHz的LFMCW信号给8倍频系统；8倍频系统对接收的290-390MHz的LFMCW信号进行8倍频处理后输出S波段的LFMCW信号。数字基带系统主要由高速数模转换器DA可编程逻辑门阵列FPGA，PLL时钟源和滤波器组成；其中可编程逻辑门阵列FPGA包括多种时钟产生模块、中枢控制模块、多个只读存储器ROM、并串转换模块以及单端差分转换模块。
【专利说明】
一种具有非线性补偿功能的宽带信号发生器
【技术领域】
[0001]本发明属于频率合成【技术领域】，具体涉及一种具有非线性补偿功能的宽带信号发生器。
【背景技术】
[0002]频率合成器是现代电子系统的重要组成部分。在通信、雷达和导航等设备中，频率合成器既是发射机的激励信号源，又是接收机的本地振荡器；在电子对抗设备中，它可以作为干扰信号发生器；在测试设备中，可作为标准信号源，因此频率合成器被人们称为许多电子系统的“心脏”。
[0003]在频率合成领域，常用的频率合成方法主要有锁相环(Phase Locked Loop, PLL)频率合成技术、直接数字频率合成(Direct Digital Synthesizer, DDS)、直接数字波形合成技术(Direct Digital Waveform Synthesizer, DDWS)等。对于 PLL 频率合成，其优点是成本低，可合成任意频率，缺点是响应慢，主要用于民用设备。对于DDS技术，其优点是响应快，缺点是杂散高，且不能做到任意频率的合成，主要用于军事通信。对于DDWS技术，其优点是在保留DDS技术优点的同时，可以获得较低的杂散。受到当前数字器件发展水平的限制，采用DDS技术和DDWS技术产生的信号带宽有限，往往不能满足实际应用中的需要。在这种情况下，通常都需要对DDS或DDWS技术产生的基带信号在后期进行倍频处理以获得所需要的带宽。
[0004]在实际应用中，宽带信号通常选择由DDS牵引锁相环的方式来完成。这样，在保留DDS响应速度快的技术优势的同时，也可以获得比较大的带宽以满足实际应用的需要，主要应用在专业领域。图1展示了 DDS+PLL的实现示意图，虚线左边为DDS部分，虚线右边为PLL部分:
[0005]在时钟的驱动下，频率控制码控制相位累加器对相位进行累加，将获得的相位信息送到只读存储器(Read Only Memory, ROM)查表后获得幅度信息后送给数模转换器(DA)，经过低通滤波后给PLL提供参考，PLL控制压控振荡器输出所需要的宽带信号。
[0006]但是，这种DDS+PLL的架构存在如下缺陷:
[0007](I)由于DDS是对相位信息进行累加，相位信息在量化时需要进行截断处理，其在相位上的量化截断效应在频谱上反映为杂散，该杂散在后续的PLL倍频链路中难以消除。
[0008](2)由于DDS通过牵引PLL来完成倍频，PLL在参考信号频率发生变化时需要一定的时间来完成锁定，因而，这种DDS+PLL的架构在扫频速度上受到PLL锁定时间的限制，这使得其在某些需要快速扫频的场合的应用受到限制。
[0009](3)由于后续倍频系统的存在，难以避免地会对产生的信号的质量进行恶化。以线性调频信号(Linear Frequency Modulated Continuous Wave, LFMCW)为例，后续的倍频链路会对产生的FLMCW信号的线性度产生恶化，影响信号的质量，影响系统最终的脉冲压缩质量。
【发明内容】
[0010]有鉴于此，本发明提供了一种具有非线性补偿功能的宽带信号发生器，并针对该装置架构给出了预失真补偿的方法。该宽带信号发生器能够通过给出的预失真方法获得调频率高、大带宽、线性度好的的线性调频信号。
[0011]本发明是通过下述技术方案实现的:
[0012]一种具有非线性补偿功能的宽带信号发生器，主要包括数字基带系统和8倍频系统；
[0013]数字基带系统，存储经预失真补偿后的290-390MHZ的LFMCW信号，在外部参考时钟的控制下，输出所述290-390MHZ的LFMCW信号给8倍频系统；
[0014]8倍频系统，用于对接收的290-390MHZ的LFMCW信号进行8倍频处理后输出S波段的LFMCW信号；
[0015]数字基带系统主要由高速数模转换器DA (Digital Analog Converter),可编程逻辑门阵列(Field-Programmable Gate Array, FPGA),PLL时钟源和滤波器组成；其中可编程逻辑门阵列FPGA包括多种时钟产生模块、中枢控制模块、多个只读存储器ROM (Read OnlyMemory)、并串转换模块以及单端差分转换模块。
[0016]PLL时钟源，在中枢控制模块的控制下，对外部提供的50MHz参考时钟进行分频和倍频处理，锁定输出1.6GHz的时钟信号给高速数模转换器DA ；
[0017]高速数模转换器DA，在中枢控制模块的控制之下，对1.6GHz的时钟信号进行4分频处理，输出400MHz的时钟信号给所述多种时钟产生模块；
[0018]多种时钟产生模块，以外部输入的50MHz时钟信号和DA输出的400MHz的时钟信号作为参考信号，通过对所述参考时钟进行分频和倍频处理，为只读存储器ROM提供200MHz的驱动时钟，并为中枢控制模块提供包括驱动时钟的时钟信号；
[0019]中枢控制模块，在驱动时钟的每个上升沿到来时，生成地址信息传输给各个只读存储器ROM ；
[0020]只读存储器R0M，存储经预失真补偿后的290-390MHZ的LFMCW信号，其在驱动时钟的触发沿到来时，在地址信息的控制下输出ROM中存储的信号；
[0021]并串转换模块，对ROM输出的信号并串转换后得到频率为800MHz的波形数据，并采用DDR的形式输出给单端差分转换模块；
[0022]单端差分转换模块，对接收的信号进行单端差分转换形成差分形式的信号，然后经高速数模转换器DA，转换成模拟形式的290-390MHZ的LFMCW信号后传输给滤波器；
[0023]滤波器，对290-390MHZ的LFMCW信号进行滤波，然后传输给8倍频系统。
[0024]进一步地，本发明所述预失真补偿后的290-390MHZ的LFMCW信号为:对理想的290-390MHZ的LFMCW信号加上预失真补偿信号δ (j ω)，该预失真补偿信号为δ (jco)=0o(j?)/r (」ω)-θΑω)，其中为经过快速离散傅里叶变换的S波段的LFMCW信号的相位信息。T’ (jo)为实际传输函数，Θ 为经过快速离散傅里叶变换的290-390MHZ的LFMCW信号的相位信息。
[0025]进一步地，数字基带部分的FPGA选用了 Xilinx公司的V5系列的FPGA，高速数模转换器DA选用Analog Device公司的AD9739款DA芯片。
[0026]有益效果:
[0027](I)在本发明中，数字基带系统利用FPGA形成以DDWS的方式产生良好的基带信号，由于波形直接存储在FPGA之中，使得DDS技术中由于相位截断而在频谱上导致的误差得以避免。基带信号在频谱上更加纯净。同时，输出的波形也更具灵活性。
[0028](2)通过采用直接倍频器级联的方法来扩大带宽，中间加入的滤波器可以有效的滤除谐波信号，同时避免了 PLL倍频中所需要的PLL锁定时间，可以获得更快的扫频速度。
[0029](3)对理想的290-390MHZ的LFMCW信号加入预失真补偿信号δ (j ω)，可以有效地对倍频所导致的线性度恶化进行补偿，提高信号质量。
【专利附图】
【附图说明】
[0030]图1为DDS+PLL实现示意图。
[0031]图2为宽带信号发生装置整体框图。
[0032]图3为数字基带系统实现框图。
【具体实施方式】
[0033]下面结合附图并举实施例，对本发明进行详细描述。
[0034]本发明提供了一种具有非线性补偿功能的宽带信号发生器，如图2所示，主要包括数字基带系统和8倍频系统；
[0035]数字基带系统，存储经非线性失真补偿后的290-390ΜΗΖ的LFMCW信号，在外部参考时钟的控制下，输出所述290-390ΜΗΖ的LFMCW信号给8倍频系统；
[0036]8倍频系统，用于对接收的290-390ΜΗΖ的LFMCW信号进行8倍频处理后输出；
[0037]如图3所示，数字基带系统主要由高速数模转换器DA (Digital AnalogConverter),可编程逻辑门阵列(Field-Programmable Gate Array, FPGA) ,PLL 时钟源和滤波器组成；其工作模式与具体所选用的器件有关，由于我们选用了 Xilinx公司的V5系列的FPGA和Analog Device公司的AD9739款DA芯片，根据其工作条件的要求而设定数字基带部分的工作模式，具体工作模式在下文详细介绍:
[0038]其中可编程逻辑门阵列FPGA包括多种时钟产生模块、中枢控制模块、多个只读存储器ROM (Read Only Memory)、并串转换模块以及单端差分转换模块。
[0039]PLL时钟源，在中枢控制模块的控制下，对外部提供的50MHz参考时钟进行分频和倍频处理，锁定输出1.6GHz的时钟信号给高速数模转换器DA ；
[0040]高速数模转换器DA，在中枢控制模块的控制之下，对1.6GHz的时钟信号进行4分频处理，输出400MHz的时钟信号给所述多种时钟产生模块；
[0041]多种时钟产生模块(即为PLL1)，以外部输入的50MHz时钟信号和DA输出的400MHz的时钟信号作为参考信号，通过对所述参考时钟进行分频和倍频处理，为只读存储器ROM提供200MHz的驱动时钟，并为中枢控制模块提供包括驱动时钟的时钟信号；
[0042]中枢控制模块，在驱动时钟的每个上升沿到来时，生成地址信息传输给各个只读存储器ROM ；
[0043]只读存储器R0M，存储经预失真补偿后的290-390MHZ的LFMCW信号，其在驱动时钟的触发沿到来时，在地址信息的控制下输出ROM中存储的信号；
[0044]并串转换模块，对ROM输出的信号并串转换后得到频率为800MHz的波形数据，并采用DDR的形式输出给单端差分转换模块；
[0045]单端差分转换模块，对接收的信号进行单端差分转换形成差分形式的信号，然后经高速数模转换器DA，转换成模拟形式的290-390MHZ的LFMCW信号后传输给滤波器；
[0046]滤波器，对290-390MHZ的LFMCW信号进行滤波，然后传输给8倍频系统。
[0047]8倍频系统:8倍频链路是将3个2倍频倍频器级联，并且每2级倍频器中间加入一级滤波器和一级功放。在第3级倍频器后，也加入一级滤波器。
[0048]将DA输出的290-390MHZ的LFMCW信号输入8倍频系统，该信号经过倍频后生成S波段的LFMCW信号。滤波器用于滤除倍频中产生的谐波信号，功放用于弥补倍频器引入的变频损耗所导致的能量损失，
[0049]由于采用了直接倍频技术(即8倍频技术)，其倍频动作基本上是在瞬间完成的，这样，就避免了 PLL所需要的锁定时间，因而可以获得更快的倍频速度。
[0050]本发明中预失真补偿后的290-390MHz的LFMCW信号为:对理想的290_390MHz的LFMCW信号加上预失真补偿信号δ (j?)，该预失真补偿信号为δ (jo) = 0o(j?)/T’(j ω) - Θ i (j ω)，其中θ。(j ω)为经过快速离散傅里叶变换的S波段的LFMCW信号的相位信息。T’ (jo)为实际传输函数，Θ为经过快速离散傅里叶变换的290-390MHZ的LFMCW信号的相位信息。
[0051]具体过程如下:
[0052]首先对倍频器构建模型，由于可以认为倍频器所处理的对象是相位信息，可以对倍频链路构建如下模型:
[0053]设输入和输出的相位分别为Θ i (t)和Θ。(t)。由于数字基带部分和直接倍频部分是直接级联在一起的，因而此处的Qi(t)即为数字基带部分输出信号的相位信息。eo(t)指经过倍频链路输出后的相位信息。
[0054]对倍频链路的输入和输出信号进行采集，利用Hilbert变换获得采集到的信号的复数形式，即可获得输入输出信号的相位信息，即ejt)和0。(0。
[0055]那么，对采集到的相位信息进行快速离散傅里叶变换(Fast FourierTransformat1n, FFT)，获得Θ i (j ω)和Θ。(j ω)。记理想系统的传输函数为T (j ω)，实际系统的传输函数为T’ (jo)
[0056]理想传输模型下，输入输出关系为
[0057]Θ o(j ω) = Θ “j ω)Τ。.ω)(I)
[0058]在实际系统中，要保证同样的输出，需要的输入信号的FFT记为Θ/ (jo)
[0059]那么
[0060]θ0(」ω) = Θ / (j ω)Τ’(j ω)(2)
[0061]由上面2个式子，可以求得需要在输入端进行的预失真补偿信号δ (jo)为
[0062]δ (j ω ) = θ / (j ω ) - Θ j (j ω ) = θ o(j ω)/Τ' (j ω) - θ ω)⑶
[0063]将上面求出的预失真补偿信号加到DDWS写入的波形(即上文中由MATLAB产生的理想的290-390ΜΗΖ的LFMCW信号)中即可完成补偿。
[0064]实际的传输函数T’ (jo)通过对输入输出信号进行采集后提取相位信息，进行FFT后相除后得到。
[0065]综上所述，以上仅为本发明的较佳实施例而已，并非用于限定本发明的保护范围。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
【权利要求】
1.一种具有非线性补偿功能的宽带信号发生器，其特征在于，主要包括数字基带系统和8倍频系统； 数字基带系统，存储经预失真补偿后的290-390MHZ的LFMCW信号，在外部参考时钟的控制下，输出所述290-390MHZ的LFMCW信号给8倍频系统； 8倍频系统，用于对接收的290-390MHZ的LFMCW信号进行8倍频处理后输出S波段的LFMCff信号； 数字基带系统主要由高速数模转换器DA，可编程逻辑门阵列FPGA，PLL时钟源和滤波器组成；其中可编程逻辑门阵列FPGA包括多种时钟产生模块、中枢控制模块、多个只读存储器ROM、并串转换模块以及单端差分转换模块； PLL时钟源，在中枢控制模块的控制下，对外部提供的50MHz参考时钟进行分频和倍频处理，锁定输出1.6GHz的时钟信号给高速数模转换器DA ； 高速数模转换器DA，在中枢控制模块的控制之下，对1.6GHz的时钟信号进行4分频处理，输出400MHz的时钟信号给所述多种时钟产生模块； 多种时钟产生模块，以外部输入的50MHz时钟信号和DA输出的400MHz的时钟信号作为参考信号，通过对所述参考时钟进行分频和倍频处理，为只读存储器ROM提供200MHz的驱动时钟，并为中枢控制模块提供包括驱动时钟的时钟信号； 中枢控制模块，在驱动时钟的每个上升沿到来时，生成地址信息传输给各个只读存储器匪； 只读存储器R0M，存储经预失真补偿后的290-390MHZ的LFMCW信号，其在驱动时钟的触发沿到来时，在地址信息的控制下输出ROM中存储的信号； 并串转换模块，对ROM输出的数据并串转换后得到频率为800MHz的波形数据，并采用DDR的形式输出给单端差分转换模块； 单端差分转换模块，对接收的信号进行单端差分转换形成差分形式的信号，然后经高速数模转换器DA，转换成模拟形式的290-390MHZ的LFMCW信号后传输给滤波器； 滤波器，对290-390MHZ的LFMCW信号进行滤波，然后传输给8倍频系统。
2.如权利要求1所述的一种具有非线性补偿功能的宽带信号发生器，其特征在于预失真补偿后的290-390MHZ的LFMCW信号为:对理想的290_390MHz的LFMCW信号加上预失真补偿信号S (j?)，该预失真补偿信号为δ (j?) = 0o(j?)/r其中θ0?ω)为经过快速离散傅里叶变换的S波段的LFMCW信号的相位信息，Τ’ Ο'ω)为实际传输函数，Θ i(j?)为经过快速离散傅里叶变换的290-390MHZ的LFMCW信号的相位信息。
3.如权利要求1所述的一种具有非线性补偿功能的宽带信号发生器，其特征在于数字基带系统的FPGA选用了 Xilinx公司的V5系列的FPGA，高速数模转换器DA选用AnalogDevice公司的AD9739款DA芯片。
【文档编号】H03L7/18GK104242932SQ201410490604
【公开日】2014年12月24日 申请日期:2014年9月23日 优先权日:2014年9月23日
【发明者】李超, 卢铮, 方广有 申请人:中国科学院电子学研究所