多路复选器的制造方法
【专利摘要】本实用新型涉及一种多路复选器，多路复选器包括M个带控制位的反相器、N个M选1多路器；所述N个M选1多路器的第i个输入端并联，再与第i个所述带控制位的反相器的输出端相连接，且其中N、M为整数，M为2的幂数，i＝1，2，…，M；当所述控制位为第一电平时，所述带控制位的反相器输出高阻态，当第i个控制位为第二电平时，则所述第i个所述带控制位的反相器打开，选通所述N个M选1多路器。本实用新型提供的一种多路复选器应用于FPGA芯片，防止信号远距离传输失真，使得信号输出保持完整的线性，同时降低了功耗。
【专利说明】多路复选器
【技术领域】
[0001]本实用新型涉及集成电路设计领域，具体涉及多路复选器。
【背景技术】
[0002]现场可编程门阵列(Field-ProgrammableGate Array, FPGA),它是在 PAL、GAL、CPLD等可编程器件的基础上进一步发展的产物。它是作为专用集成电路领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。
[0003]对于FPGA芯片，由于其80%的面积为互连结构，因此互连结构是FPGA的重要功能模块，对于实现电路功能、提高电路性能具有重要的作用。互连结构由多路复选器组成，图1为现有技术中一个多路复选器驱动另外三个多路复选器的数据通道简化电路结构图，其不足之处在于:
[0004](I)如图1所示当一个多路复选器的输出接三个负载的时候，因负载前的金属线的电阻值(Rl，R2，R3)从几十欧姆到几百欧姆不同，现有技术中的前级驱动要通过传输门接负载中的保持逻辑O电路中的PMOS管，PMOS管在功效上相当于一个上拉电阻，该PMOS管和负载前的金属线的电阻形成分压，上拉电阻越强，信号的延时也就越大，进而影响到信号的远距离传输；
[0005](2)如图1所不,一个多路复选器的输出接32个输入，I个输入代表一个扇出，这32个输入就是32个扇出。可以打开I个输入、2个输入,最多开到32个输入。打开的输入越多，扇出就越多，从输入到输出的时序会随着扇出数目的不同，每个扇出的信号从O变为I的时候，反相器驱动的PMOS管在功效上相当于一个上拉电阻，扇出越多，并联的上拉电阻越强，上拉电阻会和负载前的金属线上寄生电阻分压，上拉电阻越强，信号的延时也就越大，上拉电阻小于金属线电阻的时候，信号就不能传输了，从一个扇出，到32个扇出，延时的值不是等比例变化的，扇出越多的时候，延时会大的多。信号保持完整的线性即是负载的个数和延迟时间成比例，当延时的值不是等比例变化的时候使得信号输出很难保持完整的线性。
[0006](3)当扇出数目比较大的时候，因驱动离负载的物理距离大，金属线的电阻非常巨大，再加上负载上的上拉电阻造成信号的上升沿和下降沿比较缓，中间态的时间会增大，漏电会增多导致功耗较大。
实用新型内容
[0007]本实用新型的目的是在于解决上述现有技术中的不足之处，提供一种多路复选器。应用于FPGA芯片，防止信号传输失真，使得信号输出保持完整的线性，同时降低了功耗。
[0008]为实现上述目的，本实用新型提供了一种多路复选器，多路复选器包括包括M个带控制位的反相器、N个M选I多路器；
[0009]所述N个M选I多路器的第i个输入端并联，再与第i个所述带控制位的反相器的输出端相连接，且其中N、M为整数，M为2的幂数，i为1，2，…，M;
[0010]当所述控制位为第一电平时，则所述带控制位的反相器输出高阻态，当第i个控制位为第二电平时，则所述第i个所述带控制位的反相器打开，选通所述N个M选I多路器。
[0011]优选地，所述M选I多路器具体为64选I多路器；所述64选I多路器包括8选I多路器、第一 P型MOS管P1、第二 P型MOS管P2、反相器DO ；
[0012]第一级中的每个8选I多路器的输出端分别与第二级中的一个8选I多路器的输入端相连接，所述第二级中的一个8选I多路器的输出端、所述第一 P型MOS管Pl的漏极与所述第二 P型MOS管P2的漏极连接在所述反相器DO的输入端，所述第一 P型MOS管Pl的栅极输入初始信号，第一 P型MOS管Pl的源极与第二 P型MOS管P2的源极相接并接电源，所述第二 P型MOS管P2的栅极与所述反相器D的输出端相连接；
[0013]当所述初始信号init为第二电平，反相器DO的输入端为第一电平时，反相器DO的输出端为第二电平，第一 P型MOS管Pl的漏极为高阻态，反相器DO的输入端会由第二 P型MOS管P2给拉至第一电平，则不选通所述64选I多路器，当所述初始信号init为第一电平时，则选通所述64选I多路器。
[0014]本实用新型提供的一种多路复选器应用于FPGA芯片，防止信号远距离传输失真，使得信号输出保持完整的线性，同时降低了功耗。
【专利附图】
【附图说明】
[0015]图1为现有技术中一个多路复选器驱动另外三个多路复选器的数据通道简化电路结构图；
[0016]图2为本实用新型实施例提供的一种多路复选器的结构图；
[0017]图3为本实用新型实施例提供的一种多路复选器中的64选I多路器的结构图；
[0018]图4为本实用新型实施例提供的一个多路复选器驱动另外三个多路复选器的数据通道简化电路结构图。
【具体实施方式】
[0019]下面通过附图和实施例，对本实用新型的技术方案做进一步的详细描述。
[0020]本实用新型实施例提出了一种多路复选器，应用于FPGA芯片的互连结构中。图1示出了现有技术中一个多路复选器驱动另外三个多路复选器的数据通道简化电路结构图，其不足之处在于:信号传输失真，信号输出很难保持完整的线性以及功耗较大。本实用新型提供的多路复选器包括M个带控制位的反相器、N个M选I多路器；
[0021]N个M选I多路器的第i个输入端并联，再与第i个所述带控制位的反相器的输出端相连接，且其中N、M为整数，M为2的幂数，i为1，2，…，M ;
[0022]当控制位为第一电平时，带控制位的反相器输出高阻态，当第i个控制位为第二电平时，则第i个带控制位的反相器打开，选通N个M选I多路器。其中，第一电平具体为1，第二电平具体为O。
[0023]图2为本实用新型实施例提供的一种多路复选器的结构图，下面以N = 32,M = 64为例，结合图2对本实施例的一种多路复选器的电路结构进行说明，该多路复选器包括64个带控制位的反相器Cll-C88、32个64选I多路器。
[0024]所有64选I多路器的第一输入端il并联在一起，再与带控制位Cll的反相器Dl的输出端相连接，所有64选I多路器的第二输入端i2并联在一起，再与带控制位C12的反相器D2的输出端相连接，依此类推，所有64选I多路器的第六十四输入端i64并联在一起，再与带控制位C88的反相器D64的输出端相连接。
[0025]其中，C11-C88分别表示这个64个反相器的64个控制位，反相器是有电源的，控制位就是控制电源打开或者关闭的开关。
[0026]图3为本实用新型实施例提供的一种多路复选器中的64选I多路器的结构图，下面对64选I多路器的实际电路图进行说明。
[0027]具体的，64选I多路器包括8选I多路器、第一 P型MOS管P1、第二 P型MOS管P2、反相器DO ；
[0028]第一级中的每个8选I多路器的输出端分别与第二级中的一个8选I多路器的输入端相连接，第二级中的8选I多路器的输出端、第一 P型MOS管Pl的漏极与第二 P型MOS管P2的漏极连接在反相器DO的输入端，第一 P型MOS管Pl的栅极输入初始信号init，第一 P型MOS管Pl的源极与第二 P型MOS管P2的源极相接并接电源，所述第二 P型MOS管P2的栅极与所述反相器DO的输出端相连接。
[0029]当初始信号init为第二电平，反相器DO的输入端为第一电平时，反相器DO的输出端为第二电平，第一 P型MOS管Pl的漏极为高阻态，反相器DO的输入端会由第二 P型MOS管P2给拉至第一电平，则不选通64选I多路器，当初始信号init为第一电平时，则选通64选I多路器。
[0030]其中，第一级中的8选I多路器的数量为8个，第二级中的8选I多路器的数量为I个，8选I多路器由8个N型MOS管组成。
[0031]在实际应用中，100以内输入位宽，输出位宽的多路器都可以用2级多路器串联，类似如上所示的电路来实现，这里就不一一列举了。
[0032]将图3电路复制32个并联在一起，64个输入分别接带控制位的反相器便得到了如图2所示的本实用新型实施例提供的一种多路复选器，即64个输入的每一个并联32次，就变成了 64输入32输出的一种多路复选器。
[0033]下面结合图2和图3对本实用新型实施例提出的一种多路复选器的工作过程进行说明，具体如下:
[0034]从上电开始，具体如下:
[0035]将C11-C88共64个控制位置1，先保持反相器D1-D64的电源关闭，则反相器D1-D64关闭，其输出是高阻态或者O。S1-S8, S21-S28共16个控制位置O保持所有N型MOS管关闭，即64选I多路器不选通任何一路通路，使得输出到反相器DO输入端的位置保持高阻态。
[0036]然后开始初始化，具体如下:
[0037]初始信号init保持置0，使得由第二 P型MOS管P2和反相器DO组成的保持逻辑O电路，输出O的状态。此时需注意，如图2所示32个64选I多路器并联时，每一个64选I的电路中都有一个init，这32个init不能同时拉低，要几个NS的延时，因为同时拉低会造成芯片不能正常工作。
[0038]其中，第二 P型MOS管P2和反相器DO组成保持逻辑O的电路，其工作原理如下:在反相器DO的输入是I的情况下，反相器DO的输出会保持0，然后在反相器DO已经输出O的情况下，把第一 P型MOS管Pl的漏极变成高阻，反相器DO的输入会由第二 P型MOS管P2给拉成1.这样反向器DO的输出还是O。
[0039]初始化完成后，初始信号init置1，保持逻辑O电路自动输出0，即先完成init释放，控制C11-C88打开要选通的那一路信号的控制位，即要选通的那一路信号的控制位置0，将S1-S8，S21-S28共16个控制位选通开了控制位的那个信号。这样就完成了 64个信号输入，选通32个通道，最终得到32个输出的过程。
[0040]大量的多路复选器应用场合，90%以上的复选器是没有用到的。复选器的输入端会挂在信号的传输线上。传统的多路复选器的输入端的负载，会被输入线看到，特别是如图3所示的这种共用控制位S1-S8的八个8选I多路器，输入端的扇出、负载都会比较大。图4为本实用新型实施例提供的一个多路复选器驱动另外三个多路复选器的数据通道简化电路结构图，该图中示出了选通某一个带控制位的反相器后的数据通道简化图，例如需要选通控制位为Cll的反相器D1，当控制位Cll为O时，则反相器Dl打开，即是选通了图2中32个64选I多路器的第一输入端il，本实用新型实施例中输入进来就接入带控制位的反相器，其作用如下:
[0041](I)如图1所示现有技术中的前级驱动要通过两级8选I多路器组成的传输门接后边保持逻辑O电路中的PMOS管，该PMOS管和负载前的金属线的电阻(R1、R2和R3)形成分压，会导致远距离信号无法正常传输。本实用新型加入带控制位的反相器后，64选32多路复选器的输出只驱动每个64选32多路复选器的输入端的带控制位的反相器，即如图4所示一个多路复选器的输出分别3个反相器的输入，保持逻辑O电路中第二 P型MOS管P2是由64选32多路复选器内部的反相器即图4中的输入驱动反相器来驱动，而不是由前级驱动来驱动的，因此就不会存在PMOS管与负载前的金属线的电阻形成分压，进而不会因负载前的金属线的电阻值影响到信号的远距离传输；
[0042](2)现有技术中反相器驱动的PMOS功效上相当于一个上拉电阻，扇出越多，并联的上拉电阻越强，上拉电阻会和负载前的金属线上寄生电阻分压，上拉电阻越强，信号的延时也就越大，上拉电阻小于金属线电阻的时候，信号就不能传输了，从一个扇出，到32个扇出，延时的值不是等比例变化的。如图4所示，保持逻辑O电路的第二 P型MOS管P2由64选32多路复选器内部的反相器即图4中的输入驱动反相器来驱动，因此就不会存在PMOS管与负载前的金属线的电阻形成分压，使得上拉电阻越强，信号的延时也就越大。从而使得信号传输保持完整的线性；
[0043](3)在现有技术中，当扇出数目比较大的时候，因驱动离负载的物理距离大，金属线的电阻非常巨大，再加上负载上的上拉电阻造成，信号的上升沿和下降沿比较缓，中间态的时间会增大，漏电会增多导致功耗较大。本实用新型实施例输入进来就接入带控制位的反相器后，驱动距离负载的物理距离减少，金属线的电阻相对于上拉电阻可以忽略不计，信号的上升沿和下降沿会比较陆，中间态的时间非常小，从而使得功耗降低。
[0044]本实用新型实施例提出了一种多路复选器，该多路复选器的结构中增加了带控制位的反相器，防止信号远距离传输失真，使得信号输出能够保持完整的线性，还降低了功耗，将其应用于FPGA芯片中的互连结构中，提高了芯片的系统性能。
[0045]最后所应说明的是，以上实施例仅用以说明本实用新型的技术方案而非限制，尽管参照较佳实施例对本实用新型进行了详细说明，本领域的普通技术人员应当理解，可以对本实用新型的技术方案进行修改或者等同替换，而不脱离本实用新型技术方案的精神和范围。
【权利要求】
1.一种多路复选器，其特征在于，所述多路复选器包括M个带控制位的反相器、N个M选I多路器； 所述N个M选I多路器的第i个输入端并联，再与第i个所述带控制位的反相器的输出端相连接，且其中N、M为整数，M为2的幂数，i为1，2，…，M ; 当所述控制位为第一电平时，则所述带控制位的反相器输出高阻态，当第i个控制位为第二电平时，则所述第i个所述带控制位的反相器打开，选通所述N个M选I多路器。
2.根据权利要求1所述的多路复选器，其特征在于，所述M选I多路器具体为64选I多路器； 所述64选I多路器包括8选I多路器、第一 P型MOS管P1、第二 P型MOS管P2、反相器DO ； 第一级中的每个8选I多路器的输出端分别与第二级中的一个8选I多路器的输入端相连接，所述第二级中的一个8选I多路器的输出端、所述第一 P型MOS管Pl的漏极与所述第二 P型MOS管P2的漏极连接在所述反相器DO的输入端，所述第一 P型MOS管Pl的栅极输入初始信号init，第一 P型MOS管Pl的源极与第二 P型MOS管P2的源极相接并接电源，所述第二 P型MOS管P2的栅极与所述反相器DO的输出端相连接； 当所述初始信号init为第二电平，反相器DO的输入端为第一电平时，反相器DO的输出端为第二电平，第一 P型MOS管Pl的漏极为高阻态，反相器DO的输入端会由第二 P型MOS管P2给拉至第一电平，则不选通所述64选I多路器，当所述初始信号init为第一电平时，则选通所述64选I多路器。
【文档编号】H03K19/177GK203968107SQ201420397088
【公开日】2014年11月26日 申请日期:2014年7月17日 优先权日:2014年7月17日
【发明者】刘成利, 陈子贤, 刘明 申请人:京微雅格（北京）科技有限公司