用于低功率应用的波特率时钟数据恢复电路和方法与流程

本公开的实施例大体涉及电子电路，更具体地，涉及用于低功率应用的波特率时钟数据恢复(CDR)电路。

背景技术：

时钟数据恢复(CDR)是用于高速串行通信的接收器系统中的重要模块。CDR模块生成正确的采样时钟相位，以用于数据恢复。高速串行通讯链路的质量对采样时钟相位十分敏感，尤其是出现抖动和噪声的时情况下

一种现有的CDR是边缘采样CDR(edge-sampled CDR)。边缘采样CDR对模拟输入波形进行过采样，以生成正确的数据采样时钟并恢复被传输的数据。边缘采样CDR假定在过零点之间的中心附近对数据进行采样。相较于以符号率(也被称作波特率)操作的系统，得到的过采样系统消耗更多的时钟功率。进一步地，由于信道损耗分布(profile)变化，因此被采样的模拟波形不必然是对称的。因此，将数据采样时钟维持在过零点之间的中心不是最佳的。

技术实现要素：

在此描述的技术提供了用于低功率应用的波特率时钟数据恢复(CDR)。在一个实施例中，一种用于接收器的时钟数据恢复(CDR)电路包括：定时误差(timing error)检测器电路、环路滤波器和相位插值器。所述定时误差检测器电路被耦接为以一波特率接收由所述接收器接收的符号的数据采样和误差采样。所述定时误差检测器电路可操作为基于所述数据采样和所述误差采样生成每个符号的定时误差值和估计波形值。所述环路滤波器被耦接至所述定时误差检测器以接收定时误差值。所述相位插值器被耦合至所述环路滤波器以接收滤波过的定时误差值，所述相位插值器可操作为生成控制信号以调节采样相位，所述采样相位被用于生成所述数据采样和所述误差采样。

在另一实施例中，接收器包括连续时间均衡器电路，其被耦接为接收来自信道的模拟信号。所述接收器还包括判决电路，其被耦接为接收来自所述连续时间均衡器的均衡的模拟信号，并且以所述模拟信号的符号的波特率生成所述均衡的模拟信号的数据采样和误差采样。所述接收器还包括CDR电路。所述CDR电路包括定时误差检测器电路，其被耦接为接收所述数据采样和所述误差采样。所述定时误差检测器电路可操作为基于所述数据采样和所述误差采样生成所述模拟信号的每个符号的定时误差值和估计波形值。所述CDR电路还包括环路滤波器，其被耦接至所述定时误差检测器以接收定时误差值。所述CDR电路还包括相位插值器，其被耦接至所述环路滤波器以接收滤波过的定时误差值，所述相位插值器可操作为向所述判决电路提供控制信号以用于调节采样相位，所述采样相位被用于生成所述数据采样和所述误差采样。

在另一实施例中，一种用于接收器的时钟数据恢复方法包括：以一波特率接收由所述接收器接收的模拟信号的符号的数据采样和误差采样；基于所述数据采样和所述误差采样，生成每个符号的定时误差值和估计波形值；对每个定时误差值进行滤波；以及基于滤波过的定时误差值生成控制信号以调节采样相位，所述采样相位被用于生成所述数据采样和所述误差采样。

通过考虑本申请中的具体实施方式和权利要求，可以认识到其他特征。

附图说明

为了便于上述特征的具体理解，通过参考示例性实施方式可以获得在前文中已被简要概括的更为详细的描述，附图中示出了一些示例性实施方式。然而应当注意，附图仅展示了典型的示例性实施方式，因此不被视为对保护范围的限制。

图1是描绘了示例性的通信系统的框图。

图2是描绘了接收器的实施例的框图。

图3是描绘了时钟数据恢复(CDR)电路的实施例的框图。

图4是描绘了示例性的残留符号间干扰(ISI)估计电路的框图。

图5是描绘了接收器中的时钟数据恢复方法的实施例的流程图。

图6是描绘了示例性的FPGA架构的框图。

为了便于理解，在可能的情况下，使用了相同的参考标记来指示附图中共有的相同元件。可以认识到，一个实施例的元件可以被有益地引入其他实施例中。

具体实施方式

以下描述的各种特征是关于附图的。应当注意的是，附图可以是或者可以不是按比例绘制的，并且具有相似的结构或功能的元件在全部附图中由相似的参考标记表示。应当注意的是，附图仅意图促进对特征的描述。其并非意图作为请求发明的详细描述或者作为请求发明的范围限制。此外，所示出的实施例不需要具有示出的所有方面或优点。结合具体实施例进行描述的方面或优点不一定会限制该实施例，并且尽管在任何其他实施例中没有示出或者没有详细描述，但是可以在任何其他实施例中实施这些方面或优点。

在此描述的技术提供了用于低功率应用的波特率时钟数据恢复(CDR)。公开的CDR电路提供了在低功率串行链路通信中使用的鲁棒(robust)的CDR。该CDR电路可以被用于不包括高速模数转换器(ADC)和数字均衡器的接收器。CDR电路以符号的波特率(baud-rate)进行操作，并且不需要对模拟输入信号进行过采样，这减少了时钟功率。即使在信道损耗分布发生变化时，CDR电路也可以获得接近最佳的采样相位。公开的CDR电路的这些和其他方面如下所述。

图1是描绘了示例性的通信系统100的框图。通信系统100包括发送器108，其通过信道116耦接至接收器110。在实施例中，发送器108是串行器/解串器(串行解串器，SerDes)102的一部分，而接收器110是串行解串器104的一部分。为了更为清楚的说明，串行解串器102省略了解串电路，串行解串器104省略了串行电路。串行解串器102包括并入串出(PISO)电路106，其将并行输入数据转换成串行输出数据，从而由发送器108发送在信道116上进行传输。串行解串器104包括串入并出(SIPO)电路114，其将接收器110输出的串行数据转换成并行输出数据。串行解串器102和串行解串器104可以包括其它电路(未显示)，例如解码器、编码器等等。

虽然图1显示了串行解串器102和串行解串器104，但是在其它实施例中，每个发送器108和/或接收器110可以是独立的电路，而不是更大的收发器电路的一部分。在一些实施例中，发送器108和接收器110可以是一个或多个集成电路(IC)的一部分，例如专用集成电路(ASIC)或者可编程IC(例如现场可编程门阵列(FPGA))。

信道116可以包括电或光传输介质。电传输介质可以是发送器108和接收器110之间的任何类型的电路径，其可以包括金属线(trace)，通孔，电缆，连接器，去耦电容，终端电阻等等。电传输介质可以是差分信号路径，例如低压差分信号(LVDS)路径。光传输介质可以是发送器108和接收器110之间的任何类型的光路径，其可以包括光纤、光电转换器、电光转换器等等。

在一个实施例中，发送器108使用数字基带调制在信道116上传输串行数据，例如二进制非归零(NRZ)调制、多电平脉冲幅度调制(PAM-n)等等。在NRZ调制中，每个被传输的符号包括一比特。在多电平PAM中，每个符号包括多个比特。例如，4电平PAM(PAM4)包括4级电平并且可以被用于传输两比特的符号。一般而言，发送器108使用特定调制方案将串行数据作为符号序列进行传输。在NRZ调制中，每个符号具有两个可能的值，而在PAM-n调制中，每个符号具有n个可能的值。发送器108传输符号的速率(rate)被称作符号率或波特率。

在一个实施例中，发送器108不会与数据一起传输参考时钟。接收器110包括时钟数据恢复(CDR)电路112(或者CDR 112)，以用于从输入的符号流中提取时钟。被提取的时钟被用于对输入的符号流进行采样，并恢复被传输的比特。如在此描述的，CDR电路112以一波特率进行操作，而不是对输入的符号流进行过采样。因此，CDR电路112相比于过采样CDR电路节省了功率。进一步，即使信道损耗分布(profile)变化，CDR电路112也可以实现最佳或接近最佳的采样相位。

图2是描绘了接收器110的实施例的框图。接收器110包括连续时间线性均衡器(CTLE)202、判决电路204、CDR 112、自动增益控制(AGC)适配电路208、CTLE适配电路210以及判决适配电路212。CTLE 202可以包括AGC电路206。

CTLE 202被耦接为从信道116接收模拟输入信号。信道116降低了被传输的模拟信号的信号质量。信道插入损耗是指模拟信号的信号功率随频率变化而降低。当信号经过传输线时，模拟信号的高频分量比低频分量衰减更多。一般而言，信道插入损耗随着频率的增加而增加。除了信道插入损耗，在信道116上传播模拟信号时，模拟信号中的信号脉冲能量可以从某一符号周期展开(spread)至另一个符号周期。产生的失真被称为符号间干扰(ISI)。一般而言，ISI随着通信系统速度的增加而变得更为严重。

CTLE 202运行为高通滤波器，以补偿信道116的低通特性。CTLE 202的频率响应的峰值可以由CTLE适配电路210调整。AGC 206控制高通滤波器的增益。AGC 206的增益可以由AGC适配电路208控制。CTLE 202输出均衡的模拟信号。虽然显示了具有AGC 206的CTLE 202，但是在其它实施例中，接收器110可以包括其它类型的连续时间滤波器，其可以具有或不具有放大增益。因此，一般而言，接收器110使用某一类型的具有或不具有放大增益的连续时间滤波器(例如图2所示的CTLE 202)来对从信道116接收的模拟信号进行滤波，从而生成“均衡的模拟信号”。

判决(decision)电路204被耦接至CTLE 202，并且接收均衡的模拟信号。判决电路204被操作成对均衡的模拟信号进行采样，以生成每个符号(k)的数据采样(d_k)和误差采样(e_k)。判决电路204以一波特率(符号率)对均衡的模拟信号进行采样，以生成数据采样和误差采样。数据采样包括符号的估计值，而误差采样包括符号的估计的判决误差。判决电路204可以包括一个或多个削波器(slicer)205，削波器基于运行于该波特率的采样时钟、由均衡的模拟信号做出符号判决。判决适配电路212控制削波器205的判决阈值。CDR 112控制削波器205的采样相位。判决适配电路212和CDR 112运行以使得误差采样的值最小化。

CDR112被耦接至判决电路204，并且接收数据采样和误差采样。CDR 112基于数据采样和误差采样生成每个符号的定时误差值和估计波形值。CDR 112基于生成的定时误差值来生成控制信号，该控制信号用于调节判决电路204的采样相位。CDR 112以一波特率(符号率)进行操作。下面参考图3描述了CDR 112的实施例。

判决适配电路212被耦接至判决电路204，并且接收数据采样和误差采样。判决适配电路212基于数据采样和误差采样生成控制信号，从而控制削波器205的判决阈值。判决适配电路212也为每个被处理的符号生成用于主游标(cursor)的游标权重(h₀)，其被耦接至AGC适配电路208。

CTLE适配电路210被耦接至判决电路204，以接收数据采样。CTLE适配电路210生成控制信号，以调节CTLE 202的峰值频率响应。AGC适配电路208被耦接至判决适配电路212，以接收主游标幅值信号。AGC适配电路208生成控制信号，以调节AGC 206的增益。

图3是描绘了CDR 112的实施例的框图。CDR 112包括定时误差检测器(TED)302、环路滤波器304和相位插值器306。TED 302被耦接至判决电路204，并接收数据采样和误差采样。TED 302实现最小均方误差(MMSE)估计器，以生成定时误差值。TED 302生成每个符号k的定时误差值τ_k。每个定时误差值τ_k均是先前符号的误差采样与均衡模拟信号的波形的斜率的乘积。具体而言，第k个符号的定时误差值可以被定义为：

τ_k＝e_k-1*(y_k-y_k-2) (1)，

其中（y_k-y_k-2)表示均衡模拟信号的波形的斜率，y是估计波形值，k是当前符号，而k-1和k-2是两个先前的符号。值y_k和y_k-2分别是第k个和第k-2个符号的估计波形值。

为了确定定时误差值，TED 302也生成每个符号k的估计的波形值y_k。在一个实施例中，每个估计的波形值y_k均是第k个符号的游标分量(“游标”)的总和。具体而言，第k个符号的估计的波形值可以被定义成：

$y_k={\mathrm{\Σ}}_{i=-L}^L{h}_i*d_{k-i}---\left(2\right),$

其中h_i*d_k-i是第k个符号的前游标(pre-cursor)、主游标和后游标(post-cursor)。对于L＝1，每个估计的波形值y_k均包括第一前游标、第一主游标和第一后游标。对于每个游标，d_k-i是第k-i个数据采样，而h_i是游标权重。对于L＝1，h_-1是第一前游标的游标权重，h₀是主游标的游标权重，而h₁是第一后游标的游标权重。前游标(h-₁*d_k+1)和后游标(h₁*d_k-1)表示第k个符号的残留ISI。

TED 302可以包括残留ISI估计电路308。在一个实施例中，残留ISI估计电路308通过积累并且过滤数据采样和误差采样之间的相关度(correlation)来估计前游标和后游标(例如，残留ISI)的游标权重。残留ISI估计的过程不需要反馈。因此，TED 302使用的残留ISI估计过程适合于高速低功率的应用。下面有关的图4讨论了残留ISI的估计。

等式(2)同时考虑了前游标和后游标，这得到了更精确的定时误差值。在另一实施例中，TED 302可以将每个y_k设置成等于d_k，而不是实现等式(2)。这会带来更简单的计算，但是也会降低性能。

环路滤波器304被耦接至TED 302，并且接收定时误差值。环路滤波器304可以实现低通滤波器，以平滑地改变定时误差值。相位插值器306被耦接至环路滤波器304，并且接收滤波过的定时误差值。响应于滤波过的定时误差值，相位插值器306可操作为生成控制信号，以控制判决电路204的采样相位。

CDR 112驱动采样相位，从而不管模拟信号波形是否具有对称性，而使在判决电路204处的均方后(mean squared)的误差最小化。判决电路204不需要对均衡模拟信号进行过采样。CDR 112可以在不需要接收器110中的高速模数转换器(ADC)、数字前馈均衡器(FFE)以及数字判决反馈均衡器(DFE)的情况下进行操作。因此，CDR 112在低功耗的情况下实现了鲁棒性能。

图4是描绘了示例性的残留ISI估计电路308的框图。残留ISI估计电路308包括多个延迟元件(Z^-1)402、延迟元件404、多个相关器406、以及积累和低通滤波器电路408。在图4的实施例中，多个延迟元件402包括三个延迟元件402-1、402-2和402-3，而多个相关器406包括四个相关器406-1、406-2、406-3和406-4。

延迟元件402-1的输入被耦接为接收来自判决电路204的数据采样d_k。延迟元件402-1的输出被耦接至延迟元件402-2的输入。延迟元件402-2的输出被耦接至延迟元件402-3的输入。每个延迟元件402将数据采样延迟一个符号周期。因此，延迟元件402-1的输出是d_k-1，延迟元件402-2的输出是d_k-2，延迟元件402-3的输出是d_k-3。

延迟元件404的输入被耦接为从判决电路204接收误差采样e_k。延迟元件404将误差采样延迟一个符号周期。因此，延迟元件404的输出是e_k-1。

相关器406-1的输入被耦接至判决电路204和延迟元件404，以分别接收数据采样d_k和误差采样e_k-1。相关器406-2的输入被耦接至延迟元件402-1和判决电路204，以分别接收数据采样d_k-1和误差采样e_k。相关器406-3的输入被耦接至延迟元件402-2和判决电路204，以分别接收数据采样d_k-2和误差采样e_k。相关器406-4的输入被耦接至延迟元件402-3和判决电路204，以分别接收数据采样d_k-3和误差采样e_k。

积累和低通滤波器电路408的输入被耦接至相关器406的输出。积累和低通滤波器电路408组合并平滑相关器的输出，从而分别为第一前游标以及第一、第二、第三后游标生成游标权重h_-1、h₁、h₂和h₃。残留ISI估计电路308的尺寸可以被调整(scaled)，从而能够以相似的方式为任意数量的后游标生成游标系数。

残留ISI估计电路308可以在不需要接收器110中的ADC和DFE的情况下，确定前游标权重和后游标权重。残留ISI估计电路308通过对数据采样和误差采样间的相关度进行积累和低通滤波，可以估计残留的ISI。因此，在估计的过程中不需要反馈。残留ISI估计电路308适用于高速低功率的应用。

图5是描绘了接收器中的时钟数据恢复方法500的实施例的流程图。方法500可以由上述接收器110内的CDR 112执行。方法500开始于操作502，其中CDR112以接收器接收的模拟信号的符号的波特率接收数据采样和误差采样。如上讨论的，CDR112以该波特率进行操作，并且不需要对接收的模拟信号进行过采样。

在操作504，CDR 112基于数据采样和误差采样，生成每个符号的定时误差值和估计波形值。在一个实施例中，在操作506，CDR 112可以将每个符号的波形值估计成前游标、主游标和后游标的组合。在操作507，CDR 112可以通过积累和滤波数据采样和误差采样间的相关度，估计游标权重。因此，当计算每个估计波形值时，CDR112估计并算出残留ISI。如上面的实施例描述的那样，CDR 112在没有反馈的情况下执行残留ISI的估计。在另一实施例中，CDR 112没有执行操作506，而是执行操作508，其中每个符号的波形值等于对应的数据采样。这简化了计算，但是降低了性能，因为没有考虑残留ISI。在操作510，CDR 112将每个符号的定时误差值估计成先前符号的误差采样与一差值的乘积，该差值是当前符号的估计波形值和先前符号的估计波形值之间的差值。也就是说，CDR 112可以将定时误差值估计为先前符号的误差采样与波形的斜率的乘积，其中使用根据操作506或508确定的波形值计算波形的斜率。

在操作512，CDR 112对每个定时误差值进行滤波。在操作514，CDR 112基于滤波过的定时误差值生成控制信号以调整采样相位，该采样相位被用于生成数据采样和误差采样。CDR 112驱动采样相位，从而在不管模拟信号波形是否具有对称性的情况下，使得判决电路204处的均方误差最小化。

在此描述的CDR112可以用在被配置于IC(例如FPGA)内的串行接收器或者收发器。图6展示了FPGA架构600，其包括大量不同的可编程单元块，这些可编程单元块包括多千兆位收发器(“MGTs”)601、可配置逻辑模块(“CLBs”)602、随机存取存储器模块(“BRAMs”)603、输入/输出模块(“IOBs”)604、配置逻辑和时钟逻辑(“CONFIG/CLOCKS”)605、数字信号处理模块(“DSPs”)606、专用输入/输出模块(“I/O”)607(例如，配置端口和时钟端口)，以及其他可编程逻辑608，例如数字时钟管理器、模数转换器、系统监控逻辑等。一些FPGA也包括专用处理器模块(“PROC”)610。

在一些FPGA中，每个可编程单元块包括至少一个可编程互连元件(“INT”)611，可编程互连元件611在相同的单元块之内与可编程逻辑元件的输入输出端子620进行连接，如图6顶部包括的示例。每个可编程互连元件611也包括与在相同的单元块或者其他的单元块之内的相邻可编程互连元件的互连段622的连接。每个可编程互连元件611也包括与在逻辑模块(未显示)之间的通用布线资源的互连段624的连接。通用布线资源可以包括位于逻辑模块(未显示)之间的布线通道，布线通道包括互连段的路径(例如，互连段624)以及用于连接互连段的开关模块(未显示)。通用布线资源的互连段(例如，互连段624)可以跨越一个或多个逻辑模块。可编程互连元件611与通用布线资源合起来一起为示出的FPGA实现可编程互连结构(“可编程互连”)。

在示例性的实施方式中，CLB 602可以包括可配置逻辑元件(“CLE”)612，可配置逻辑元件612加单个可编程互连元件(“INT”)611可以被编码成执行用户逻辑。除了包括一个或多个可编程互连元件之外，BRAM 603可以包括BRAM逻辑元件(“BRL”)613。通常，一个单元块内包括的互连元件的数量取决于单元块的高度。在图示的实施例中，BRAM单元块具有的高度和5个CLB的高度相同，但是也可以使用其它的数量(例如，4个)。除了包括合理数量的可编程互连元件之外，DSP单元块606可以包括DSP逻辑元件(“DSPL”)614。除了一个实例的可编程互连元件611之外，IOB 604可以包括，例如，两个实例的输入/输出逻辑元件(“IOL”)615。本领域的技术人员十分清楚，诸如被连接至I/O逻辑元件615的实际I/O焊盘，通常不会被局限于输入/输出逻辑元件615的区域。

在图示的实施例中，在管芯(图6所示)中部附近的水平区域被用作配置逻辑、时钟逻辑以及其它控制逻辑。从该水平区域或水平栏延伸出来的垂直栏609被用于横跨FPGA的宽度来分配时钟信号和配置信号。

利用图6中展示的架构的一些FPGA可以包括额外的逻辑模块，这些额外的逻辑模块会破坏占了FPGA很大一部分的规则柱状结构。额外的逻辑模块可以是可编程模块和/或专用逻辑。例如，处理器模块610可以跨越CLB和BRAM的几栏。处理器模块610可以包括各种部件，这些部件的范围包括从单个微处理器到由微处理器、存储控制器、外围设备等组成的整个可编程处理系统。

需要注意的是，图6仅意图示出示例性的FPGA架构。例如，一行中逻辑模块的数量、行的相对宽度、行的数量和顺序、行中包括的逻辑模块的类型、逻辑模块的相对大小以及图6的顶部包括的互连/逻辑实施方式都仅仅是示例性的。例如，在一个实际的FPGA中，无论CLB出现在哪里，通常包括CLB的不止一个的相邻行，以促进用户逻辑的高效实现，但是相邻CLB行的数量随FPGA的整体大小而变化。

在一个实施例中，一个或多个MGT 601可以包括CDR 112以用于时钟恢复。如上文讨论的那样，CDR 112以该波特率进行操作，并且不需要对输入模拟信号进行过采样。因此，CDR 112消耗更少的功率，减少了MGT 601和FPGA 600的总功耗。进一步，CDR 112驱动采样相位，从而在不管模拟信号波形是否具有对称性的情况下，使符号判决的均方误差最小化。CDR 112可以在不需要高速ADC、数字FFE和数字DFE的情况下进行操作，这进一步减少了MGT 601和FPGA 600的总功耗。因此，CDR 112在低功耗的情况下实现了鲁棒性能。

虽然上述内容有关于特定的实施例，但是在没有背离其基本范围的情况下，可以设想出其他的实施例和进一步的实施例，而本申请范围由权利要求确定。