模拟至数字转换装置的制作方法

本发明是有关于信号处理技术，且特别是有关于一种模拟至数字转换装置。

背景技术：

模拟至数字转换器是用以产生数字信号的装置。其中，此数字信号包含的各组数字编码，是代表模拟信号的一个取样点的信号大小。

在当今高速的影像处理速度需求下，需要非常高速的模拟至数字转换处理器进行信号转换。部分技术采用快闪型模拟数字转换器做为辅助。然而，快闪型模拟数字转换器的电路面积庞大，且功率消耗也相应的较高，对于小功率消耗、小面积的电路设计方向来说，十分不利。

因此，如何设计一个新的模拟至数字转换装置，以解决上述的缺失，乃为此一业界亟待解决的问题。

技术实现要素：

本发明的模拟至数字转换装置可在具有较小的面积及较小的功率消耗的情形下，以高速进行模拟至数字的信号转换。

本发明的目的在于提供一种模拟至数字转换装置，其特征在于，包括：前端循续渐近式模拟数字转换器(successive-approximationanalog-to-digitalconverter；adc)以及多个后端循续渐近式模拟数字转换器。前端循续渐近式模拟数字转换器配置以在不同时序分别将模拟输入信号转换为对应数字输出信号的一组高位。后端循续渐近式模拟数字转换器电性耦接于前端循续渐近式模拟数字转换器，并分别配置以接收不同时序的模拟输入信号以及对应的该组高位，以转换为数字输出信号中对应该组高位的时序的一组低位。

根据本发明一实施例，模拟至数字转换装置还包含结合电路，电性耦接于前端循续渐近式模拟数字转换器以及后端循续渐近式模拟数字转换器，配置以接收并结合对应同一时序的该组高位以及该组低位，以产生数字输出信号。

根据本发明一实施例，模拟至数字转换装置还包含时脉电路，配置以产生多相时脉至前端循续渐近式模拟数字转换器、后端循续渐近式模拟数字转换器以及结合电路。

根据本发明一实施例，数字输出信号为n位，该组高位为前m位，该组低位为后n-m位。

根据本发明一实施例，该组高位为数字输出信号的前2至4位。

本发明的另一目的在于提供一种模拟至数字转换装置，其特征在于，包括：多个前端循续渐近式模拟数字转换器以及多个转换模块。前端循续渐近式模拟数字转换器分别配置以在不同时序将多个模拟输入信号转换为对应数字输出信号的一组高位。转换模块各包含对应并电性连接于前端循续渐近式模拟数字转换器其中之一的多个后端循续渐近式模拟数字转换器，后端循续渐近式模拟数字转换器分别配置以接收不同时序的模拟输入信号以及对应的该组高位，以转换数字输出信号中对应该组高位的时序的一组低位。

根据本发明一实施例，模拟至数字转换装置还包含结合电路，电性耦接于前端循续渐近式模拟数字转换器以及转换模块，配置以接收并结合对应同一时序的该组高位以及该组低位，以产生数字输出信号。

根据本发明一实施例，模拟至数字转换装置还包含时脉电路，配置以产生多相时脉至前端循续渐近式模拟数字转换器、转换模块以及结合电路。

根据本发明一实施例，数字输出信号为n位，该组高位为前m位，该组低位为后n-m位。

根据本发明一实施例，该组高位为数字输出信号的前2至4位。

应用本发明的优点在于通过前端循续渐近式模拟数字转换器的辅助进行高位的模拟至数字转换，进而由后端循续渐近式模拟数字转换器进行分时的低位模拟至数字转换，使本发明的模拟至数字转换装置具有较低的功率消耗、较小的电路面积以及较快的转换速度。

附图说明

图1a为本发明一实施例中，一种模拟至数字转换装置的方块图；

图1b为本发明一实施例中，图1a中的时脉电路配置以产生的多相时脉的示意图；

图2a为本发明一实施例中，一种模拟至数字转换装置的方块图；以及

图2b为本发明一实施例中，图2a中的时脉电路配置以产生的多相时脉的示意图。

具体实施方式

请参照图1a。图1a为本发明一实施例中，一种模拟至数字转换装置1的方块图。模拟至数字转换装置1包括：前端循续渐近式模拟数字转换器100、多个后端循续渐近式模拟数字转换器102、时脉电路104以及结合电路106。

请同时参照图1b。图1b为本发明一实施例中，时脉电路104配置以产生的多相时脉clk的示意图。于本实施例中，多相时脉clk包含多个相位，且相位的数目相当于后端循续渐近式模拟数字转换器102的数目。于一实施例中，这些后端循续渐近式模拟数字转换器102的数目为p个。其中，p为大于等于1的整数。因此，多相时脉clk将包含p个相位。

时脉电路104将多相时脉clk传送至前端循续渐近式模拟数字转换器100、后端循续渐近式模拟数字转换器102以及结合电路106，以使这些电路模块根据不同的时脉运作进行对应的处理。

以下将对前端循续渐近式模拟数字转换器100、后端循续渐近式模拟数字转换器102以及结合电路106的结构及操作进行更详细的说明。

于一实施例中，前端循续渐近式模拟数字转换器100以及后端循续渐近式模拟数字转换器102可由各种可能的架构实现，例如但不限于包含取样及维持(sampleandhold)电路、循续渐近式(successiveapproximation)暂存器、数字至模拟转换器以及电压比较器(未绘示)等元件，以达到模拟至数字的转换功效。

于本实施例中，前端循续渐近式模拟数字转换器100配置以根据多相时脉clk，在不同时序，分别将模拟输入信号vin转换为对应数字输出信号vout的一组高位hbit。因此，在上述p个相位的范例中，前端循续渐近式模拟数字转换器100将对应p个相位，产生p组高位hbit。

后端循续渐近式模拟数字转换器102电性耦接于前端循续渐近式模拟数字转换器100。后端循续渐近式模拟数字转换器102分别配置以根据多相时脉clk，接收第1时序至第p时序的模拟输入信号vin以及对应的一组高位hbit，并进行模拟至数字的转换，以转换为数字输出信号vout的一组低位lbit。

当数字输出信号vout为n位，前端循续渐近式模拟数字转换器100所转换的高位hbit为m位，后端循续渐近式模拟数字转换器102所产生的低位lbit将为n-m位。于一实施例中，前端循续渐近式模拟数字转换器100所转换的高位hbit，是数字输出信号vout的前2至4位。然而，本发明并不以此为限。

于一数值范例中，当数字输出信号vout为8位，前端循续渐近式模拟数字转换器100所转换的高位hbit为3位，则后端循续渐近式模拟数字转换器102所产生的低位lbit将为5位。

结合电路106电性耦接于前端循续渐近式模拟数字转换器100以及后端循续渐近式模拟数字转换器102，配置以根据多相时脉clk，接收并结合对应相同时序的一组高位以及一组低位，以产生各个时序的数字输出信号vout。

前端循续渐近式模拟数字转换器100以及后端循续渐近式模拟数字转换器102所消耗的功率非常小，且具有非常小的电路面积以及相当快的转换速度。因此，本发明的模拟至数字转换装置1可具有较低的功率消耗、较小的电路面积以及较快的转换速度。

请参照图2a。图2a为本发明一实施例中，一种模拟至数字转换装置2的方块图。模拟至数字转换装置2包括：多个前端循续渐近式模拟数字转换器200、多个转换模块202、时脉电路204以及结合电路206。

于一实施例中，前端循续渐近式模拟数字转换器200的数目为q个。其中，q为大于等于1的整数。转换模块202的数目对应于前端循续渐近式模拟数字转换器200，亦为q个。各个转换模块202包含p个如图1a所示的后端循续渐近式模拟数字转换器102。其中，p为大于等于1的整数，且p与q可为相等亦可不相等。需注意的是，不同的转换模块202中包含的后端循续渐近式模拟数字转换器102数目p可相等亦不相等。

请同时参照图2b。图2b为本发明一实施例中，时脉电路204配置以产生的多相时脉clk的示意图。于本实施例中，多相时脉clk包含多个相位，且相位的数目相当于这些转换模块202包含的后端循续渐近式模拟数字转换器102的数目。

因此，当前端循续渐近式模拟数字转换器200的数目为q个，且各个转换模块202包含p个后端循续渐近式模拟数字转换器102时，多相时脉clk将包含q×p个相位。

时脉电路204将多相时脉clk传送至前端循续渐近式模拟数字转换器200、转换模块202以及结合电路206，以使这些电路模块根据不同的时脉运作进行对应的处理。

以下将对前端循续渐近式模拟数字转换器200、转换模块202以及结合电路206的结构及操作进行更详细的说明。

各个前端循续渐近式模拟数字转换器200与图1a所绘示的前端循续渐近式模拟数字转换器100大同小异，分别配置以根据多相时脉clk，在不同的时序将模拟输入信号vin转换为对应数字输出信号vout的一组高位hbit。因此，在上述q×p个相位的范例中，前端循续渐近式模拟数字转换器100将对应q×p个相位，产生q×p组高位hbit。

类似于图1a所绘示的后端循续渐近式模拟数字转换器102的运作方式，本实施例中的转换模块202根据多相时脉clk，接收对应的高位hbit，以由后端循续渐近式模拟数字转换器102分别对应p个时序进行模拟至数字的转换，产生低位lbit。

其中，不同的转换模块202将对应不同的前端循续渐近式模拟数字转换器200，根据不同群组的多相时脉clk中包含的p个时序进行模拟至数字的转换。举例来说，第1个转换模块202将根据对应第1时序至第p时序的第1群组的多相时脉clk，进行模拟至数字的转换。第2个转换模块202将根据对应第p+1时序至第2p时序的第2群组的多相时脉clk，进行模拟至数字的转换。而第q个转换模块202将根据对应第(q-1)×p+1时序至第q×p时序的第q群组的多相时脉clk，进行模拟至数字的转换。

结合电路206将根据多相时脉clk，接收对应相同时序的高位hbit以及低位lbit进行结合，以产生各个时序的数字输出信号vout。

于部分应用中所需要的转换率高达28gs/s、56gs/s、100gs/s或200gs/s。本实施例中以多个前端循续渐近式模拟数字转换器100，搭配包含多个后端循续渐近式模拟数字转换器102的转换模块202，可在维持小面积、小功率消耗以及较少的循续渐近式模拟数字转换器数目的情形下，达到更高速的转换率。

于一数值范例中，如果前端循续渐近式模拟数字转换器100是用以产生3位的高位hbit，将可达到750ms/s的转换率。因此，仅需14个前端循续渐近式模拟数字转换器100以及24个后端循续渐近式模拟数字转换器102，即可达到28gs/s的转换率。

由于14个3位的前端循续渐近式模拟数字转换器100大于相当于单一个8位的后端循续渐近式模拟数字转换器102。因此，如果24个后端循续渐近式模拟数字转换器102均为8位的转换器，则前端循续渐近式模拟数字转换器100及后端循续渐近式模拟数字转换器102的总面积相当于25个8位的后端循续渐近式模拟数字转换器102的面积。

相对地，部分技术是采用快闪式模拟至数字转换器做为前端的模拟至数字转换元件。即便是用以转换3位的快闪式模拟至数字转换器，其面积以及功率消耗相当于用以转换8位的循续渐近式模拟数字转换器的20-30倍。因此，相较于以快闪式模拟至数字转换器的设计方式，本发明的架构在面积和功率消耗上都具有优势。

以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的原则之内所作的任何修改，等同替换和改进等均应包含本发明的保护范围之内。