1.一种有限长冲激响应滤波电路，其特征在于，包括：第一输入端x、第二输入端h、输出端p、乘法器及加法器、与所述第一输入端x及第一输入级联数据cxi连接的第一支路、与所述第二输入端h连接的第二支路、连接所述加法器与所述输出端p的第三支路，所述第一支路输出第一输出级联数据cxo，所述第一支路的输出结果与所述第二支路的输出结果输入所述乘法器，所述乘法器的输出结果连接至所述加法器，所述加法器将所述乘法器的输出结果与第二输入级联数据cpi进行运算，输出第二输出级联数据cpo；
所述第一支路包括选择器mux0、依次级联的输入寄存器reg0、输入寄存器reg1、输入寄存器reg2、选择器mux1、选择器mux2及选择器mux6；所述选择器mux0用于选择数据为所述第一输入端x或者所述第一输入级联数据cxi，所述第一选择器mux0的输出连接所述输入寄存器reg0、所述选择器mux1及选择器mux2，所述输入寄存器reg0的输出连接所述输入寄存器reg1、所述选择器mux1及选择器mux2，所述输入寄存器reg1的输出连接所述输入寄存器reg2及所述选择器mux1，所述选择器mux1输出所述第一输出级联数据cxo，所述选择器mux2的输出连接所述选择器mux6，所述选择器mux6的输出结果输入所述乘法器；
所述第二支路包括输入寄存器reg4、选择器mux4，所述输入寄存器reg4的输入连接所述第二输入端h，所述输入寄存器reg4的输出连接所述4选择器mux4，所述选择器mux4用于选择是否旁路所述输入寄存器reg4，所述选择器mux4的输出结果输入所述乘法器；
所述第三支路包括输出寄存器reg7、选择器mux8，所述输出寄存器reg7的输入连接所述加法器，所述输出寄存器reg7的输出连接所述选择器mux8，所述选择器mux8用于选择是否旁路所述输出寄存器reg7，所述选择器mux8连接所述输出端p，所述选择器mux8输出所述第二输出级联数据cpo；
在所述乘法器与所述加法器之间，还设置有流水线寄存器reg6及选择器mux7，所述选择器mux7用于选择是否旁路所述流水线寄存器reg6。
2.如权利要求1所述的有限长冲激响应滤波电路，其特征在于，所述选择器mux0在选择并行输入所述第一输入端x及所述第一输入级联数据cxi，所述选择器mux1选择输入寄存器reg1的输出，选择器mux2选择reg0的输出，选择器mux6选择旁路其他电路，选择器mux7选择器选择旁路流水线寄存器reg6，选择器mux8选择器选择使能输出寄存器reg7。
3.如权利要求1所述的有限长冲激响应滤波电路，其特征在于，所述选择器mux0在选择并行输入所述第一输入端x及所述第一输入级联数据cxi，所述选择器mux1选择输入寄存器reg0的输出，选择器mux2选择reg0的输出，选择器mux6选择旁路其他电路，选择器mux7选择器选择旁路流水线寄存器reg6，选择器mux8选择器选择旁路输出寄存器reg7。
4.如权利要求1所述的有限长冲激响应滤波电路，其特征在于，所述选择器mux0在选择并行输入所述第一输入端x及所述第一输入级联数据cxi，所述选择器mux1选择输入寄存器reg1的输出，选择器mux2选择reg0的输出，选择器mux6选择旁路其他电路，选择器mux7选择器选择使能流水线寄存器reg6，选择器mux8选择器选择使能输出寄存器reg7。
5.如权利要求1所述的有限长冲激响应滤波电路，其特征在于，所述选择器mux0在选择并行输入所述第一输入端x及所述第一输入级联数据cxi，所述选择器mux1选择输入寄存器reg0的输出，选择器mux2选择reg0的输出，选择器mux6选择旁路其他电路，选择器mux7选择器选择使能流水线寄存器reg6，选择器mux8选择器选择旁路输出寄存器reg7。
6.如权利要求1所述的有限长冲激响应滤波电路，其特征在于，所述选择器mux0在选择并行输入所述第一输入端x及所述第一输入级联数据cxi，所述选择器mux1选择输入寄存器reg2的输出，选择器mux2选择reg0的输出，选择器mux6选择旁路其他电路，选择器mux7选择器选择旁路流水线寄存器reg6，选择器mux8选择器选择使能输出寄存器reg7。
7.如权利要求1所述的有限长冲激响应滤波电路，其特征在于，所述选择器mux0在选择并行输入所述第一输入端x及所述第一输入级联数据cxi，所述选择器mux1选择输入寄存器reg1的输出，选择器mux2选择reg0的输出，选择器mux6选择旁路其他电路，选择器mux7选择器选择旁路流水线寄存器reg6，选择器mux8选择器选择旁路输出寄存器reg7。
8.如权利要求1所述的有限长冲激响应滤波电路，其特征在于，所述选择器mux0在选择并行输入所述第一输入端x及所述第一输入级联数据cxi，所述选择器mux1选择输入寄存器reg2的输出，选择器mux2选择reg0的输出，选择器mux6选择旁路其他电路，选择器mux7选择器选择使能流水线寄存器reg6，选择器mux8选择器选择使能输出寄存器reg7。
9.如权利要求1所述的有限长冲激响应滤波电路，其特征在于，所述选择器mux0在选择并行输入所述第一输入端x及所述第一输入级联数据cxi，所述选择器mux1选择输入寄存器reg1的输出，选择器mux2选择reg0的输出，选择器mux6选择旁路其他电路，选择器mux7选择器选择使能流水线寄存器reg6，选择器mux8选择器选择旁路输出寄存器reg7。
10.如权利要求1至9任一项所述的有限长冲激响应滤波电路，其特征在于，还包括第四支路，所述第四支路连接反向级联数据链输入端czi，所述第四支路包括输入寄存器reg3、选择器mux3、预加器、预加寄存器reg5、选择器mux5；所述输入寄存器reg3用于选择反向级联数据链输入端czi或者选择延迟1个时钟周期的反向级联数据链输入端czi，所述选择器mux3用于选择第一输出级联数据cxo、所述输入寄存器reg3的输出或者反向级联数据链输入端czi，所述选择器mux3输出连接反向级联数据链输出端czo与所述预加器的输入，所述预加器的输入还连接所述选择器mux2的输出，所述预加器的输出连接所述预加寄存器reg5，所述选择器mux5用于选择使能或者旁路预加寄存器reg5，所述选择器mux5的输出连接所述选择器mux6的输入。
11.如权利要求10所述的有限长冲激响应滤波电路，其特征在于，所述选择器mux0在选择并行输入所述第一输入端x及所述第一输入级联数据cxi，所述选择器mux1选择输入寄存器reg1的输出，选择器mux2选择reg0的输出，选择器mux3选择正向级联数据链输出端cxo及反向级联数据输入端czi，选择器mux5选择使能预加寄存器reg5，选择器mux6选择使能所述第四支路，选择器mux7选择器选择旁路流水线寄存器reg6，选择器mux8选择器选择使能输出寄存器reg7。
12.如权利要求10所述的有限长冲激响应滤波电路，其特征在于，所述选择器mux0在选择并行输入所述第一输入端x及所述第一输入级联数据cxi，所述选择器mux1选择输入寄存器reg1的输出，选择器mux2选择reg0的输出，选择器mux3选择正向级联数据链输出端cxo及反向级联数据输入端czi，选择器mux5选择使能预加寄存器reg5，选择器mux6选择使能所述第四支路，选择器mux7选择器选择使能流水线寄存器reg6，选择器mux8选择器选择使能输出寄存器reg7。
13.如权利要求10所述的有限长冲激响应滤波电路，其特征在于，所述选择器mux0在选择并行输入所述第一输入端x及所述第一输入级联数据cxi，所述选择器mux1选择输入寄存器reg2的输出，选择器mux2选择reg0的输出，选择器mux3选择正向级联数据链输出端cxo及反向级联数据输入端czi，选择器mux5选择使能预加寄存器reg5，选择器mux6选择使能所述第四支路，选择器mux7选择器选择旁路流水线寄存器reg6，选择器mux8选择器选择使能输出寄存器reg7。
14.如权利要求10所述的有限长冲激响应滤波电路，其特征在于，所述选择器mux0在选择并行输入所述第一输入端x及所述第一输入级联数据cxi，所述选择器mux1选择输入寄存器reg2的输出，选择器mux2选择reg0的输出，选择器mux3选择正向级联数据链输出端cxo及反向级联数据输入端czi，选择器mux5选择使能预加寄存器reg5，选择器mux6选择使能所述第四支路，选择器mux7选择器选择使能流水线寄存器reg6，选择器mux8选择器选择使能输出寄存器reg7。
15.一种可编程逻辑器件，其特征在于，设置有如权利要求1至14任一项所述的有限长冲激响应滤波电路。