本发明属于薄膜电阻阵控制技术领域，具体涉及一种驱动MOS薄膜电阻阵的DAC阵列控制电路和实现方法。
背景技术：
薄膜电阻阵是一种可以产生热图像的高精度、大规模集成的专用电子器件。它一般与光学系统、电子驱动系统、图像计算机生成系统和机械系统等一同构成一种红外场景产生系统。该系统是硬件在回路仿真系统的一个重要组成子系统，主要应用于红外成像系统的测试和仿真中，如导弹位标器、红外成像告警器和红外成像观测器等。目前，国外对该器件的设计、生产和使用进行了深入地研究，如美国的Honeywell和SBIR公司均有相关产品见诸于公开报道。美国军方已经成功的建设了数个以薄膜电阻阵为核心部件的红外场景产生系统，并投入到多种类型的红外成像制导武器系统的测试、仿真和评估。
我国设计和生产的薄膜电阻阵为了保证高帧频显示的需求，在输入模拟控制信号时，采用了分组多路并行输入模式，基于这种多路并行输入模拟数据的需求，需要薄膜电阻阵的驱动装置的模拟信号产生电路能够与之匹配，将图像生产计算机生成的数字图像数据流转换为这种多路并行模拟信号，送给对应的模拟输入端。
技术实现要素：
本发明所要解决的技术问题在于针对上述现有技术的不足，提供一种保证多路DAC数据加载的正确性，提高了图像数据刷新的效率，保证了图像数据DAC转换的可靠性和实时性的驱动MOS薄膜电阻阵的DAC阵列控制电路。
为解决上述技术问题，本发明采用的技术方案是，一种驱动MOS薄膜电阻阵的DAC阵列控制电路，包括依次相连接的图像数据FIFO、时序控制电路和DAC阵列；所述DAC阵列为m×n结构，即m个DAC为一组，共有n组；m和n均为不包含0的自然数；每一组中的m个DAC的数据输入端并行连接，n组DAC各自独立与时序控制电路相连接；DAC阵列的输出端用于与MOS薄膜电阻阵相连接，DAC的通道数量与MOS薄膜电阻阵的模拟信号输入端数量一致，且一一对应；所述时序控制电路还用于与MOS薄膜电阻阵相连接，时序控制电路为双缓冲控制模式。
该图像数据FIFO用于缓冲数字图像数据序列。该时序控制电路用于从图像数据FIFO中读出数字图像数据，将数字图像数据驱动对应的DAC；该DAC阵列用于接收时序控制电路传输的图像数据，并接收时序控制电路的控制信号，将图像数据转换为驱动MOS薄膜电阻阵显示的模拟信号。
进一步地，该时序控制电路由FPGA构成。
本发明还公开了上述的一种驱动MOS薄膜电阻阵的DAC阵列控制电路的实现方法，该方法如下：
步骤一、图像数据FIFO接收图像数据，进行缓冲保存；
步骤二、时序控制电路从图像数据FIFO1中以流水线形式加载m×n个数字图像数据，并传输给DAC阵列；同时，时序控制电路向DAC阵列发出同步控制信号；
步骤三、DAC阵列接收步骤二中的数字图像数据和同步控制信号，同步将m×n个DAC的数字图像数据转换为驱动MOS薄膜电阻阵显示的模拟信号，并输出。
本发明一种驱动MOS薄膜电阻阵的DAC阵列控制电路具有如下优点：通过将驱动薄膜电阻阵工作的多个DAC在电路上设计为阵列模式，采用多路数据同步加载和模拟量更新输出同步控制的二次缓冲方法，既保证多路DAC数据加载的正确性，也避免了多路DAC串行加载数据带来的过多时间消耗，提高了图像数据刷新的效率，很好的保证了图像数据DAC转换的可靠性和实时性。
附图说明
图1是本发明驱动MOS薄膜电阻阵的DAC阵列控制电路的结构示意图；
其中：1.图像数据FIFO；2.时序控制电路；3.DAC阵列。
具体实施方式
本发明一种驱动MOS薄膜电阻阵的DAC阵列控制电路，包括依次相连接的图像数据FIFO1、时序控制电路2和DAC阵列3；DAC阵列3为m×n结构，即m个DAC为一组，共有n组；m和n均为不包含0的自然数；每一组中的m个DAC的数据输入端并行连接，n组DAC各自独立与时序控制电路2相连接；DAC阵列3的输出端用于与MOS薄膜电阻阵相连接，DAC的通道数量与MOS薄膜电阻阵的模拟信号输入端数量一致，且一一对应；时序控制电路2还用于与MOS薄膜电阻阵相连接，时序控制电路2为双缓冲控制模式。该时序控制电路2由FPGA构成。
该图像数据FIFO1用于缓冲数字图像数据序列；时序控制电路2用于从图像数据FIFO 1中加载数字图像数据，将数字图像数据写入对应的DAC；DAC阵列3用于接收时序控制电路2写入的图像数据，并接收时序控制电路2的控制信号，将图像数据转换为驱动MOS薄膜电阻阵显示的模拟信号。
本发明公开了上述一种驱动MOS薄膜电阻阵的DAC阵列控制电路的实现方法，该方法如下：
步骤一、图像数据FIFO1接收图像数据，进行缓冲保存；
步骤二、时序控制电路2从图像数据FIFO1中以流水线形式加载m×n个数字图像数据，并传输给DAC阵列3；同时，时序控制电路2向DAC阵列3发出同步控制信号；
步骤三、DAC阵列3接收步骤二中的数字图像数据和同步控制信号，同步将m×n个DAC的数字图像数据转换为驱动MOS薄膜电阻阵显示的模拟信号，并输出。
重复上述步骤，即完成一帧图像数据的加载。
实施例
本实施例以256×256元MOS薄膜电阻阵列为例，32个DAC和由FPGA构成的时序控制电路2。将32个DAC设计为2×16的阵列，即共为16组，每组2个DAC，每一组内的DAC数据加载采用并行方式。
该时序控制电路2判断图像数据FIFO 1中是否为空，如果不为空，且其中数据个数大于等于32，则从其中连续读出32个数据；首先同时完成第1组2个DAC的数据同步加载，接着进行第2组，……，直至完成第16组DAC数据的加载；时序控制电路2发出同步控制信号，DAC阵列3同步将32路DAC的数字图像数据转换为驱动MOS薄膜电阻阵显示的模拟信号，并输出。同时，时序控制电路2对256×256元MOS薄膜电阻阵列发出控制信号，使256×256元MOS薄膜电阻阵列接收该32路模拟信号。重复上述顺序，完成256×256元MOS薄膜电阻阵一帧图像数据的加载。
通过对一组DAC的并行控制，以及多组DAC同步控制的双缓冲数据加载方法，完成MOS薄膜电阻阵模拟信号的生成。通过DAC阵列3双缓冲控制方法进行MOS薄膜电阻阵的图像模拟信号驱动，满足MOS薄膜电阻阵高帧频显示的需求。