内部时钟门控单元及其操作方法与流程

本发明的实施例一般地涉及半导体技术领域，更具体地涉及内部时钟门控单元及其操作方法。

背景技术：

在包括各种同步电路的数字系统中，时钟用于使所有部分一起同步。随着半导体技术进步，时钟信号的频率增加并且时钟网络的功耗相应增加。在这种情况下，内部时钟门控(icg)是降低总时钟网络功率损耗的技术。在一些方法中，内部时钟门控技术用于在一些时钟周期期间不使用数字系统的一些电路时，未使能(unable，又称停止或止能)用于这些电路的时钟信号。

技术实现要素：

根据本发明的一方面，提供了一种内部时钟门控单元的电路，包括：锁存器，配置为响应于锁存器使能信号和输入时钟信号而生成选通控制信号，其中，所述锁存器包括每一个都配置为执行多级复合逻辑功能的一对逻辑门；以及逻辑电路，配置为接收所述选通控制信号和所述输入时钟信号，并且响应于所述选通控制信号和所述输入时钟信号生成输出时钟信号。

根据本发明的另一方面，提供了一种内部时钟门控单元的电路，包括：锁存器控制电路，配置为响应于测试使能信号和使能信号而生成锁存器使能信号；锁存器，配置为响应于所述锁存器使能信号和输入时钟信号而生成选通控制信号，其中，所述锁存器包括每一个都配置为执行多级复合逻辑功能的一对逻辑门；以及逻辑电路，配置为响应于所述选通控制信号而选择性地将所述输入时钟信号传递为输出时钟信号。

根据本发明的又一方面，提供了一种用于操作内部时钟门控单元的方法，包括：响应于输入时钟信号和锁存器使能信号，通过锁存器生成选通控制信号，其中，所述锁存器包括一对逻辑门，每一个逻辑门都配置为执行多级复合逻辑功能；以及响应于所述选通控制信号，通过逻辑电路将所述输入时钟信号选择性地传递为输出时钟信号。

附图说明

当结合附图进行阅读时，根据下面详细的描述可以最佳地理解本发明的各个实施例。应该注意，根据工业中的标准实践，各种部件没有被按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增加或减少。

图1是根据本发明的一些实施例的内部时钟门控单元的示意图。

图2是根据本发明的一些实施例的图1中的锁存器的电路图。

图3是根据本发明的一些实施例的图2中示出的锁存器的详细的电路图。

图4是根据本发明的各个实施例的图2中示出的锁存器的详细的电路图。

图5是根据本发明的一些实施例的图1中的内部时钟门控单元的各个信号的时序图。

图6和图7都是示出了根据本发明的一些实施例的图1中的内部时钟门控单元和图4中的锁存器的操作的方法的流程图。

图8是根据本发明的各个实施例的图1中的锁存器的电路图。

图9是根据本发明的一些实施例的图8中的锁存器的详细的电路图。

具体实施方式

以下公开内容提供了许多不同实施例或实例，用于实现所提供主题的不同特征。以下将描述组件和布置的具体实例以简化本发明。当然，这些仅是实例并且不意欲限制本发明。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件形成为直接接触的实施例，并且也可以包括形成在第一部件和第二部件之间的附加部件使得第一部件和第二部件不直接接触的实施例。而且，本发明在各个实例中可以重复参考数字和/或字母。这种重复仅是为了简明和清楚，其自身并不表示所论述的各个实施例和/或配置之间的关系。

本说明书中使用的术语通常具有其在本领域中以及在使用每一个术语的具体上下文环境中的普通含义。本说明书中使用的实例，包括本文所讨论的任何术语的实例，仅是示例性的，并且绝不是限制本发明的或任何示例性术语的范围和意义。同样，本发明不限于本说明书中给出的各个实施例。

尽管本文可以使用术语“第一”、“第二”等以描述各个元件，但是这些元件不应被这些术语限制。这些术语用于将一个元件与另一个元件区别开。例如，在不背离本发明的范围的情况下，可以将第一元件叫做第二元件，并且类似地，可以将第二元件叫做第一元件。如本文所使用的，术语“和/或”包括一个或多个所列的相关联项目的任何以及所有的组合。

随着用于同步集成电路(ic)器件中的时钟频率增加，持续关注用于ic器件的动态功耗。对于一些ic器件，总动态功耗的大部分归因于时钟分布网络。为了降低时钟分布网络的动态功耗，采用选择性地选通(gate)ic器件中的时钟信号的内部时钟门控(icg)电路。

为了说明，当用于一些电路的时钟信号不使用时，内部时钟门控电路通过未使能时钟树(clocktree)的一部分来选择性地消减ic器件的时钟树。相应地，例如，包括与时钟树的未使能的部分相关联的锁存器和/或触发器的电路元件不在逻辑高状态与逻辑地状态之间进行切换。以不同的方式阐述，例如，防止包括锁存器和/或触发器的电路元件在不同的逻辑状态之间转换(toggling)。结果，降低了由ic器件的在不同逻辑状态之间转换的电路元件所导致的动态功耗。

图1是根据本发明的一些实施例的内部时钟门控单元100的示意图。如图1示例性示出，内部时钟门控单元100包括锁存器控制电路110、锁存器120和逻辑电路130。

锁存器控制电路110配置为接收测试使能信号te和使能信号es，并且响应于测试使能信号te和使能信号es生成锁存器使能信号eb。在一些实施例中，锁存器控制电路110包括nor(或非)门112。nor门112具有接收测试使能信号te和使能信号es的输入端以及耦合至锁存器120的输入端的输出端。nor门112执行用于测试使能信号te和使能信号es的nor操作并且输出锁存器使能信号eb。

锁存器120配置为接收锁存器使能信号eb和输入时钟信号cp，并且响应于锁存器使能信号eb和输入时钟信号cp生成选通控制信号q。在一些实施例中，通过置位-复位(sr)锁存器来实施锁存器120。实施锁存器120的各种类型的锁存器都在本发明的预期范围内。

逻辑电路130配置为接收输入时钟信号cp和选通控制信号q，并且响应于选通控制信号q和输入时钟信号cp生成输出时钟信号cpq。为了说明操作，逻辑电路130响应于选通控制信号q而选择性地将输入时钟信号cp传递为输出时钟信号cpq。

在一些实施例中，逻辑电路130包括nand(与非)门132和反相器134。为了说明，nand门132具有接收输入时钟信号cp的输入端、和耦合至锁存器120的输出端并且接收选通控制信号q的另一输入端。反相器134具有耦合至nand门132的输出端的输入端、和用于输出该输出时钟信号cpq的输出端。在操作中，nand门132执行用于输入时钟信号cp和选通控制信号q的nand操作。然后，反相器134执行用于来自nand门132的输出端的信号的逻辑反相操作，并且相应地输出该输出时钟信号cpq。

为了说明提供了锁存器控制电路110和逻辑电路130的配置。用于实施锁存器控制电路110和逻辑电路130的各种逻辑门都在本发明的预期范围内。

图2是根据本发明的一些实施例的图1中的锁存器120的电路图。为了图2中的说明，锁存器120为sr锁存器并且包括一对逻辑门，在一些实施例中，该一对逻辑门为复合逻辑门，每一个都配置为执行多级复合逻辑功能(multi-levelcompoundlogicfunction)。在一些实施例中，如图2所示，复合逻辑门为或-与-反相器(or-and-invert，简称oai)逻辑门210和220。通常，oai逻辑门执行由一个或多个or门及之后的nand门的组合所构成的两级复合(或合成)逻辑功能。

为了图2中的说明，oai逻辑门210和220彼此交叉耦合。oai逻辑门210包括三个输入端。oai逻辑门210的or门的一个输入端耦合至图1中的锁存器控制电路110的输出端，以接收锁存器使能信号eb。oai逻辑门210的or门的另一输入端配置为接收输入时钟信号cp。oai逻辑门210的nand门的输入端耦合至oai逻辑门220的输出端，以接收来自oai逻辑门220的输出信号qn。

此外，oai逻辑门220包括三个输入端。oai逻辑门220的or门的一个输入端耦合至反相器230的输出端，以从反相器230接收锁存器使能信号eb的逻辑互补信号，该互补信号为信号ebn。oai逻辑门220的or门的另一输入端配置为接收输入时钟信号cp。oai逻辑门220的nand门的输入端耦合至oai逻辑门210的输出端，以接收来自oai逻辑门210的输出信号。此外，oai逻辑门210的输出端耦合至图1中的逻辑电路130，以将选通控制信号q输出至图1中的逻辑电路130。

为了操作的说明，当输入时钟信号cp和锁存器使能信号eb两者都处于逻辑低电平时，oai逻辑门210的or门的输出端处于逻辑低电平并且输入至oai逻辑门210的nand门。此外，oai逻辑门220的or门的输出端处于逻辑高电平并且输入至oai逻辑门220的nand门。随着一个输入端开始处于逻辑低电平，oai逻辑门210的nand门输出处于逻辑高电平的选通控制信号q。

当输入时钟信号cp转变至逻辑高电平并且锁存器使能信号eb保持逻辑低电平时，oai逻辑门210的or门的输出端处于逻辑高电平并且输入至oai逻辑门210的nand门。此外，oai逻辑门220的or门的输出端保持逻辑低电平。在这种条件下，oai逻辑门210的nand门的输入和oai逻辑门220的nand门的输入没有变化。相应地，选通控制信号q保持逻辑高电平。

之后，当输入时钟信号cp从逻辑高电平转变为逻辑低电平并且锁存器使能信号eb从逻辑低电平转变为逻辑高电平时，oai逻辑门210的or门的输出端处于逻辑高电平并且输入至oai逻辑门210的nand门。此外，oai逻辑门220的or门的输出端处于逻辑低电平并且输入至oai逻辑门220的nand门。随着一个输入端开始处于逻辑低电平，oai逻辑门220的nand门、oai逻辑门220的nand门输出处于逻辑高电平的信号qn。随着从oai逻辑门210的or门接收处于逻辑高电平的输出并且信号qn处于逻辑高电平，oai逻辑门210的nand门输出处于逻辑低电平的选通控制信号q。

然后，当输入时钟信号cp从逻辑低电平转变为逻辑高电平并且锁存器使能信号eb保持逻辑高电平时，oai逻辑门210的or门的输出端保持逻辑高电平。此外，oai逻辑门220的or门的输出端处于逻辑高电平。在这种条件下，oai逻辑门210的nand门的输出和oai逻辑门220的nand门的输出没有变化。相应地，选通控制信号q保持逻辑低电平。

以上所示包括这种顺序的示例性操作，但是没有必要以所示出的顺序执行该操作。图2中的锁存器120的操作各种顺序都在本发明的预期范围内。此外，根据本发明的各个实施例的精神和范围，可以视情况添加、替换、重排和/或删除多个操作。

图3是根据本发明的一些实施例的图2中示出的锁存器120的详细的电路图。如图3示例性地示出，在一些实施例中，两个头部开关(headerswitches)为pmos晶体管m1和m2，该pmos晶体管具有配置为接收输入时钟信号cp的栅极。晶体管m1和m2的源极耦合至供电电压，在一些实施例中，该供电电压为vdd。在一些实施例中，两个基部开关(footerswitches)为nmos晶体管m3和m4，该nmos晶体管m3和m4也具有配置为接收输入时钟信号cp的栅极。晶体管m3和m4的源极耦合至供电电压，在一些实施例中，该供电电压为接地电压。在这种配置下，晶体管m1、m2、m3和m4通过输入时钟信号cp进行控制以可操作地导通和截止。

此外，在一些实施例中，一对开关为图3中示出的pmos晶体管m5和m6，该pmos晶体管m5和m6分别与晶体管m1和m2串联耦合。在一些实施例中，一对开关为图3中示出的nmos晶体管m7和m8，该nmos晶体管m7和m8分别与晶体管m3和m4并联耦合。

为了说明，晶体管m5的源极耦合至晶体管m1的漏极，并且晶体管m5的栅极配置为接收锁存器使能信号eb。晶体管m6的源极耦合至晶体管m2的漏极，并且晶体管m6的栅极耦合至反相器230的输出端并且接收锁存器使能信号eb的逻辑互补信号。例如，晶体管m7的栅极配置为接收锁存器使能信号eb，晶体管m7的漏极耦合至晶体管m3的漏极，以及晶体管m7的源极耦合至地。例如，晶体管m8的栅极配置为接收锁存器使能信号eb的逻辑互补信号，晶体管m8的漏极耦合至晶体管m4的漏极，以及晶体管m8的源极耦合至地。在这种配置下，由锁存器使能信号eb控制晶体管m5和m7，并且由锁存器使能信号eb的逻辑互补信号控制晶体管m6和m8，以可操作地导通和截止。

此外，一对交叉耦合的反相器310和320耦合在晶体管m5与m6之间。为了说明，反相器310包括一对开关，在一些实施例中，该一对开关为pmos晶体管m9和nmos晶体管m10。附加地，反相器320包括一对开关，在一些实施例中，该一对开关为pmos晶体管m11和nmos晶体管m12。晶体管m9和m10的栅极一起耦合至晶体管m11和m12的漏极，从而耦合至晶体管m6的漏极。晶体管m11和m12的栅极一起耦合至晶体管m9和m10的漏极，从而耦合至晶体管m5的漏极。例如，晶体管m9和m11的源极耦合至vdd。晶体管m10的源极耦合至晶体管m3和m7的漏极。晶体管m12的源极耦合至晶体管m4和m8的漏极。在这种配置下，反相器310的输出端配置为反相器320的输入端，并且反相器320的输出端配置为反相器310的输入端。

在本文档的一些实施例中，利用至少一个mos晶体管来实施至少一个开关。在又一些实施例中，利用堆叠的mos晶体管或级联的mos晶体管来实施至少一个mos晶体管中的每一个。在各个实施例中，利用一个或多个控制信号来控制至少一个mos晶体管中的每一个。

此外，为了说明的目的，提供了用于实施本文所示的开关的mos晶体管。实施开关的各种类型的晶体管都在本发明的预期范围内。例如，在各个实施例中，双极结型晶体管(bjt)用于实施本文所示的开关。

图4是根据本发明的各个实施例的图2中示出的锁存器120的详细的电路图。为了易于理解，图4中类似元件标记有与图3的实施例相同的参考标号。

与图3中示出的实施例相比，图4中的锁存器120包括晶体管m1和m3，而不包括晶体管m2和m4。在这种实施例中，晶体管m1的漏极耦合至晶体管m5和m6的源极，并且晶体管m3的漏极耦合至晶体管m10和m12的源极。

此外，与图3中示出的实施例相比，图4中的锁存器120还包括一对开关，在一些实施例中，该一对开关为nmos晶体管m13和m14。为了说明，晶体管m5、m13和m7与晶体管m1串联耦合，并且晶体管m6、m14和m8与晶体管m1串联耦合。

为了图4中的说明，晶体管m13串联耦合在晶体管m5与m7之间。晶体管m13的漏极耦合至晶体管m5的漏极，并且晶体管m13的源极耦合至晶体管m7的漏极。此外，晶体管m14串联耦合在晶体管m6与m8之间。晶体管m14的漏极耦合至晶体管m6的漏极，并且晶体管m14的源极耦合至晶体管m8的漏极。

另外，晶体管m13和m14的栅极分别耦合至反相器310和320的输出端。为了说明，晶体管m9、m10和m13的栅极一起耦合至晶体管m11和m12的漏极。晶体管m11、m12和m14的栅极一起耦合至晶体管m9和m10的漏极。在这种配置下，由反相器320的输出(图4中示出为节点qn)控制晶体管m13，并且由反相器310的输出(图4中示出为节点q)控制晶体管m14。

为了说明的目的提供了图4中的锁存器120的配置。图4中的锁存器120的各种配置都在本发明的预期范围内。例如，在各个实施例中，图4中的锁存器120包括晶体管m1和m3，并且还包括图3中示出的晶体管m2。在各个实施例中，图4中锁存器120包括晶体管m1和m3，并且还包括图3中示出的晶体管m4。在可选的实施例中，图4中锁存器120包括晶体管m1和m3，并且还包括图3中示出的晶体管m2和m4。

图5是根据本发明的一些实施例的图1中的内部时钟门控单元100的各个信号的时序图。图6和图7都是示出根据本发明的一些实施例的图1中的内部时钟门控单元100和图4中的锁存器120的操作的方法600的流程图。图6和图7中的方法600包括操作s602至s624，为了说明，下文将参考图1、图4和图5对其进行描述。

为了说明的简洁，在以下操作中，信号和节点的逻辑高电平或高电压电平称为逻辑“1”，并且信号和节点的逻辑低电平或低电压电平称为逻辑“0”。

最初，在图5中的时刻t0处，图1中的内部时钟门控单元100配置为处于未使能状态，其中，输入时钟信号cp和输出时钟信号cpq两者都处于逻辑“0”。在时刻t0与时刻t1之间，锁存器使能信号eb不影响内部时钟门控单元100的任何其他的信号。

在操作s602中，在图5中的时刻t1处，内部时钟门控单元100从未使能状态转变为使能状态。为了图5中的说明，在时刻t1处，将锁存器使能信号eb提供给内部时钟门控单元100并且转变为逻辑“0”，以在建立时间段tsu(未标注)期间处于稳定状态。在一些实施例中，建立时间段tsu表示在输入时钟信号cp将其逻辑状态例如从逻辑“0”变为逻辑“1”之前，锁存器使能信号eb有效的最小时间段。

虽然在时钟边沿之前，提供给内部时钟门控单元100的锁存器使能信号eb设置为至少在建立时间段tsu期间处于稳定状态，但是不限于在更早的时间点到达的锁存器使能信号eb。提供锁存器使能信号eb的各种时序配置都在本发明的预期范围内。

在图5中的时刻t2处，锁存器使能信号eb稳定在逻辑“0”处，并且输入时钟信号cp也处于逻辑“0”。在操作s604中，为了图4中的说明，晶体管m1根据输入时钟信号cp导通，并且晶体管m5根据锁存器使能信号eb导通。晶体管m8根据锁存器使能信号eb的互补信号通过反相器230导通。随着晶体管m1和m5两者都导通，图4中的节点q(也指示选通控制信号q)被上拉至vdd。基于被上拉至vdd的节点q，晶体管m14也导通，这导致图4中的节点qn(也指示输出信号qn)被下拉至地。

随着图4中的节点q被上拉至vdd，图5中的选通控制信号q在时刻t2处转变至逻辑“1”。换言之，图1中的锁存器120输出为逻辑“1”的选通控制信号q。随着输入时钟信号cp为逻辑“0”并且选通控制信号q为逻辑“1”，图1中的nand门132输出为逻辑“1”的信号。响应于从nand门132输出的信号，如图5所示，反相器134输出为逻辑“0”的输出时钟信号cpq。

在操作s606中，在图5中的时刻t3处，输入时钟信号cp从逻辑“0”转变为逻辑“1”，并且锁存器使能信号eb保持逻辑“0”。

在图5中的时刻t4处，锁存器使能信号eb保持逻辑“0”，并且输入时钟信号cp稳定在逻辑“1”处。在操作s608中，为了图4中的说明，晶体管m3根据输入时钟信号cp而导通。此外，随着节点q先前在逻辑“1”处工作并且节点qn先前在逻辑“0”处工作，晶体管m9根据为逻辑“0”的节点qn而导通，并且晶体管m12根据为逻辑“1”的节点q而导通。晶体管m14也根据为逻辑“1”的节点q而导通。附加地，晶体管m8根据锁存器使能信号eb(处于逻辑“0”)的互补信号由反相器230导通。有效地，节点q被锁存在逻辑“1”处，并且节点qn被锁存在逻辑“0”处。

基于以上所述，在时刻t4处，图5中示出的选通控制信号q保持逻辑“1”。随着输入时钟信号cp为逻辑“1”并且选通控制信号q为逻辑“1”，图1中的nand门132输出为逻辑“0”的信号。响应于从nand门132输出的信号，如图5所示，图1中的反相器134输出转变为逻辑“1”的输出时钟信号cpq。

在图5中的时刻t5处，输入时钟信号cp保持逻辑“1”，并且选通控制信号q被锁存在逻辑“1”处。相应地，如图5所示，图1中的nand门132的输出端保持逻辑“0”，并且图1中的反相器134输出稳定在逻辑“1”处的输出时钟信号cpq。

随着选通控制信号q被锁存在逻辑“1”处，锁存器使能信号eb不影响内部时钟门控单元100的包括选通控制信号q和输出时钟信号cpq的任何其他的信号。为了图5中的说明，介于时刻t5与时刻t1'之间，锁存器使能信号eb与锁存器120的操作不相关。

在操作s610中，在图5中的时刻t6处，输入时钟信号cp从逻辑“1”转变为逻辑“0”，以导致输出时钟信号cpq在时刻t7处改变。

在图5中的时刻t7处，输入时钟信号cp稳定在逻辑“0”处，并且选通控制信号q保持逻辑“1”。在操作s612中，随着输入时钟信号cp为逻辑“0”并且选通控制信号q为逻辑“1”，图1中的nand门132输出为逻辑“1”的信号。响应于从nand门132输出的信号，如图5所示，图1中的反相器134输出转变为逻辑“0”的输出时钟信号cpq。

在图5的时刻t8处，输入时钟信号cp保持逻辑“0”。因为时刻t7处的操作，所以输出时钟信号cpq稳定在逻辑“0”处。随着输入时钟信号cp为逻辑“0”，不管选通控制信号q的逻辑如何，图1中的nand门132输出为逻辑“1”的信号。相应地，如图5所示，图1中的反相器134输出为逻辑“0”的输出时钟信号cpq，其中，选通控制信号q与输出时钟信号cpq不相关。为了图5中的说明，介于时刻t8与时刻t2'之间，选通控制信号q与输出时钟信号cpq不相关。

在操作s614中，在图5中的时刻t1'处，输入时钟信号cp保持逻辑“0”，并且锁存器使能信号eb转变为逻辑“1”以如以上所述在建立时间段tsu期间处于稳定状态。

在图5中的时刻t2'处，锁存器使能信号eb稳定在逻辑“1”处，并且输入时钟信号cp保持逻辑“0”。在操作s616中，为了图4中的说明，晶体管m1根据输入时钟信号cp导通，并且晶体管m7根据锁存器使能信号eb导通。晶体管m6根据锁存器使能信号eb的互补信号通过反相器230导通。随着晶体管m1和m6两者都导通，图4中的节点qn被上拉至vdd。基于被上拉至vdd的节点qn，晶体管m10也导通，这导致图4中的节点q被下拉至地。

随着图4中的节点q被上下拉至vdd，图5中的选通控制信号q在时刻t2'处转变至逻辑“0”。换言之，图1中的锁存器120输出为逻辑“0”的选通控制信号q。随着输入时钟信号cp为逻辑“0”并且选通控制信号q为逻辑“0”，图1中的nand门132输出为逻辑“1”的信号。响应于从nand门132输出的信号，如图5所示，反相器134输出为逻辑“0”的输出时钟信号cpq。

在操作s618中，在图5中的时刻t3'处，输入时钟信号cp从逻辑“0”转变为逻辑“1”，并且锁存器使能信号eb保持逻辑“1”。

在图5中的时刻t4'处，锁存器使能信号eb保持逻辑“1”，并且输入时钟信号cp稳定在逻辑“1”处。在操作s620中，为了图4中的说明，晶体管m3根据输入时钟信号cp而导通。此外，随着先前节点q在逻辑“0”处工作并且节点qn先前在逻辑“1”处工作，晶体管m10根据为逻辑“1”的节点qn而导通，并且晶体管m11根据为逻辑“0”的节点q而导通。晶体管m13也根据为逻辑“1”的节点qn而导通。附加地，晶体管m6根据锁存器使能信号eb的互补信号(处于逻辑“0”)通过反相器230使导通。有效地，节点q被锁存在逻辑“0”处，并且节点qn被锁存在逻辑“1”处。

基于以上所述，在时刻t4'处，图5中示出的选通控制信号q保持逻辑“0”。随着输入时钟信号cp为逻辑“1”并且选通控制信号q为逻辑“0”，图1中的nand门132输出为逻辑“1”的信号。响应于从nand门132输出的信号，如图5所示，图1中的反相器134输出转变为逻辑“0”的输出时钟信号cpq。

在图5中的时刻t5'处，输入时钟信号cp保持逻辑“1”，并且选通控制信号q被锁存在逻辑“0”处。相应地，如图5所示，图1中的nand门132的输出端保持逻辑“1”，并且图1中的反相器134输出稳定在逻辑“0”处的输出时钟信号cpq。

随着选通控制信号q被锁存在逻辑“0”处，锁存器使能信号eb不影响内部时钟门控单元100的包括选通控制信号q和输出时钟信号cpq的任何其他的信号。为了图5中的说明，介于时刻t5与时刻t7'之间，锁存器使能信号eb与锁存器120的操作不相关。

在操作s622中，在图5中的时刻t6'处，输入时钟信号cp从逻辑“1”转变为逻辑“0”。

在图5中的时刻t7'处，输入时钟信号cp保持逻辑“0”，并且选通控制信号q仍处于逻辑“0”。在操作s612中，随着输入时钟信号cp为逻辑“0”并且选通控制信号q为逻辑“0”，图1中的nand门132输出为逻辑“1”的信号。响应于从nand门132输出的信号，如图5所示，图1中的反相器134输出转变为逻辑“0”的输出时钟信号cpq。

如以上所述，只有几个晶体管响应于输入时钟信号cp而转换或改变状态。为了图1和图4中的说明，当使能信号es处于逻辑“0”时，图4中的晶体管m1和m3以及图1中的nand门132的两个晶体管响应于输入数字信号cp而转换。随着在使能信号es处于逻辑“0”时转换的器件的数量减少，相应地降低了内部时钟门控单元100的功耗。

另外，基于以上所示的锁存器120的配置和操作，例如，锁存器120能够通过采用输入时钟信号cp的上升沿或下降沿来可操作地传递和锁存信号。以不同的方式阐述，锁存器120能够利用输入时钟信号cp的一相(phase，又称相位或状态)来有效地传递和锁存信号。

与使用具有内部时钟反相器以用于锁存器在时钟信号的两相下工作的锁存器的一些方法相比，内部时钟反相器不必位于本文示出的锁存器120中。相关方法中不使用内部时钟反相器，能够降低锁存器120的功耗，并且能够提高锁存器120的操作速度。

以上所示包括顺序的示例性操作，但是没有必要以所示出的顺序执行该操作。图6和图7中示出的操作的各种顺序都在本发明的预期范围内。此外，根据本发明的各个实施例的精神和范围，可以视情况添加、替换、重排和/或删除一些操作。

图8是根据本发明的各个实施例的图1中的锁存器120的电路图。为了图8中的说明，锁存器120为sr锁存器。与图2中的实施例相比，图8中的锁存器120包括一对逻辑门，在一些实施例中，该一对逻辑门为复合逻辑门，每一个都配置为执行多级复合逻辑功能。在一些实施例中，如图8所示，逻辑门为与-或-反相器(and-or-invert，简称aoi)逻辑门810和820。通常，aoi逻辑门执行由一个或多个and门及之后的nor门的组合所构成的两级复合(或合成)逻辑功能。

为了图8中的说明，aoi逻辑门810和820彼此交叉耦合。aoi逻辑门810包括三个输入端。aoi逻辑门810的and门的一个输入端耦合至图1中的锁存器控制电路110的输出端，以接收锁存器使能信号eb。aoi逻辑门810的and门的另一输入端配置为从反相器830接收输入时钟信号cp的逻辑互补信号。aoi逻辑门810的nor门的输入端耦合至aoi逻辑门820的输出端，以接收来自aoi逻辑门820的输出信号qn。

此外，aoi逻辑门820包括三个输入端。aoi逻辑门820的and门的一个输入端耦合至反相器230的输出端，以从反相器230接收锁存器使能信号eb的逻辑互补信号，该逻辑互补信号为信号ebn。aoi逻辑门820的and门的另一输入端配置为接收输入时钟信号cp的逻辑互补信号。aoi逻辑门820的nor门的输入端耦合至aoi逻辑门810的输出端，以接收来自aoi逻辑门810的输出信号。aoi逻辑门810的输出端还耦合至图1中的逻辑电路130，以将选通控制信号q输出至图1中的逻辑电路130。

为了说明的目的，给出了图2和图8中所示的逻辑门的配置。实施锁存器120的各种逻辑门都在本发明的预期范围内。

图9是根据本发明的一些实施例的图8中的锁存器120的详细的电路图。为了易于理解，图9中类似元件标记有与图4的实施例相同的参考标号。与图4相比，如图9示例性地示出的，晶体管m1和m3的栅极耦合至接收输入时钟信号cp的反相器830的输出端。此外，与图4相比，例如，晶体管m5和m6的源极耦合至vdd。附加地，与图4相比，在图9所示的实施例中，晶体管m13和m14为pmos晶体管。晶体管m13串联耦合在晶体管m5与m7之间，晶体管m13的源极耦合至晶体管m5的漏极，并且晶体管m13的漏极耦合至晶体管m7的漏极。晶体管m14串联耦合在晶体管m6与m8之间，晶体管m14的源极耦合至晶体管m6的漏极，并且晶体管m14的漏极耦合至晶体管m8的漏极。

在本文中，术语“耦合”也可以被称为“电耦合”，并且术语“连接”可以被称为“电连接”。“耦合”和“连接”也可以用于指示两个或多个元件相互配合或相互作用。

在一些实施例中，公开了一种包括锁存器和逻辑电路的电路。锁存器配置为响应于锁存器使能信号和输入时钟信号而生成选通控制信号。锁存器包括每一个都配置为执行多级复合逻辑功能的一对逻辑门。逻辑电路配置为接收选通控制信号和输入时钟信号，并且响应于选通控制信号和输入时钟信号生成输出时钟信号。

在一个实施例中，所述逻辑门包括：一对或-与-反相器(oai)逻辑门或者一对与-或-反相器(aoi)逻辑门。

在一个实施例中，所述逻辑门包括：彼此交叉耦合的两个或-与-反相器(oai)逻辑门；其中，所述或-与-反相器逻辑门中的一个配置为接收所述输入时钟信号和所述锁存器使能信号并且输出所述选通控制信号，以及所述或-与-反相器逻辑门中的另一个配置为接收所述输入时钟信号和所述锁存器使能信号的逻辑互补信号。

在一个实施例中，所述逻辑门包括：彼此交叉耦合的两个与-或-反相器(aoi)逻辑门；其中，所述aoi逻辑门中的一个配置为接收所述锁存器使能信号和所述输入时钟信号的逻辑互补信号，并且输出所述选通控制信号，以及所述aoi逻辑门中的另一个配置为接收所述锁存器使能信号的逻辑互补信号和所述输入时钟信号的逻辑互补信号。

在一个实施例中，所述逻辑门包括：至少一个头部开关和至少一个基部开关，每一个都配置为由所述输入时钟信号控制；一对第一开关，与所述至少一个头部开关串联耦合；一对第二开关，与所述至少一个基部开关并联耦合，其中，所述第一开关中的一个和所述第二开关中的一个配置为由所述锁存器使能信号控制，并且所述第一开关的另一个和所述第二开关的另一个配置为由所述锁存器使能信号的逻辑互补信号控制；以及一对交叉耦合的反相器，耦合在所述第一开关之间。

在一个实施例中，所述逻辑门包括：至少一个头部开关和至少一个基部开关，每一个都配置为由所述输入时钟信号控制；第一开关、第二开关和第三开关，与所述至少一个头部开关串联耦合；第四开关、第五开关和第六开关，与所述至少一个头部开关串联耦合；以及一对交叉耦合的反相器，耦合至所述至少一个基部开关，其中，所述第二开关和所述第五开关配置为由所述反相器的输出控制；其中，所述第一开关和所述第三开关配置为由所述锁存器使能信号控制，并且所述第四开关和所述第六开关配置为由所述锁存器使能信号的逻辑互补信号控制。

在一个实施例中，所述逻辑门包括：至少一个头部开关和至少一个基部开关，每一个都配置为由所述输入时钟信号的逻辑互补信号控制；第一开关、第二开关和第三开关，与所述至少一个基部开关串联耦合；第四开关、第五开关和第六开关，与所述至少一个基部开关串联耦合；以及一对交叉耦合的反相器，耦合至所述至少一个头部开关，其中，所述第二开关和所述第五开关配置为由所述反相器的输出控制；其中，所述第一开关和所述第三开关配置为由所述锁存器使能信号控制，并且所述第四开关和所述第六开关配置为由所述锁存器使能信号的逻辑互补信号控制。

本发明还公开了一种包括锁存器控制电路、锁存器和逻辑电路的电路。锁存器控制电路配置为响应于测试使能信号和使能信号而生成锁存器使能信号。锁存器配置为响应于锁存器使能信号和输入时钟信号而生成选通控制信号。锁存器包括每一个都配置为执行多级复合逻辑功能的一对逻辑门。逻辑电路配置为响应于选通控制信号而选择性地将输入时钟信号传递为输出时钟信号。

在一个实施例中，所述逻辑门包括或-与-反相器(oai)逻辑门或者与-或-反相器(aoi)逻辑门。

在一个实施例中，所述逻辑门中的一个配置为接收所述输入时钟信号和所述锁存器使能信号并且输出所述选通控制信号，以及所述逻辑门中的另一个配置为接收所述输入时钟信号和所述锁存器使能信号的逻辑互补信号。

在一个实施例中，所述逻辑门中的一个配置为接收所述锁存器使能信号和所述输入时钟信号的逻辑互补信号，并且输出所述选通控制信号，以及所述逻辑门中的另一个配置为接收所述锁存器使能信号的逻辑互补信号和所述输入时钟信号的逻辑互补信号。

在一个实施例中，所述逻辑门包括：一对第一开关，与至少一个头部开关串联耦合，所述至少一个头部开关配置为由所述输入时钟信号控制；一对第二开关，与至少一个基部开关并联耦合，所述至少一个基部开关配置为由所述输入时钟信号控制，一对交叉耦合的反相器，耦合在所述第一开关之间；其中，所述第一开关中的一个和所述第二开关中的一个配置为由所述锁存器使能信号控制，以及所述第一开关中的另一个和所述第二开关中的另一个配置为由所述锁存器使能信号的逻辑互补信号控制。

在一个实施例中，所述逻辑门包括：第一开关、第二开关和第三开关，与至少一个头部开关串联耦合，所述至少一个头部开关配置为由所述输入时钟信号控制；第四开关、第五开关和第六开关，与所述至少一个头部开关串联耦合；以及一对交叉耦合的反相器，耦合至至少一个基部开关，所述至少一个基部开关配置为由所述输入时钟信号控制，其中，所述第二开关和所述第五开关配置为由所述反相器的输出控制；其中，所述第一开关和所述第三开关配置为由所述锁存器使能信号控制，并且所述第四开关和所述第六开关配置为由所述锁存器使能信号的逻辑互补信号控制。

在一个实施例中，所述逻辑门包括：第一开关、第二开关和第三开关，与所述至少一个基部开关串联耦合，所述至少一个基部开关配置为由所述输入时钟信号的逻辑互补信号控制；第四开关、第五开关和第六开关，与所述至少一个基部开关串联耦合；以及一对交叉耦合的反相器，耦合至所述至少一个头部开关，其中，所述第二开关和所述第五开关配置为由所述反相器的输出控制；其中，所述第一开关和所述第三开关配置为由所述锁存器使能信号控制，并且所述第四开关和所述第六开关配置为由所述锁存器使能信号的逻辑互补信号控制。

在一个实施例中，所述锁存器控制电路包括nor门，所述nor门具有配置为接收所述测试使能信号和所述使能信号的输入端。

在一个实施例中，所述逻辑电路包括：nand门，具有配置为接收所述选通控制信号和所述输入时钟信号的输入端；以及反相器，具有耦合至所述nand门的输出端的输入端、和配置为输出所述输出时钟信号的输出端。

本发明还公开了一种方法，方法包括以下列出的操作。响应于输入时钟信号和锁存器使能信号，通过锁存器生成选通控制信号，其中，锁存器包括每一个都配置为执行多级复合逻辑功能的一对逻辑门。响应于选通控制信号，通过逻辑电路将输入时钟信号选择性地传递为输出时钟信号。

在一个实施例中，所述逻辑门包括或-与-反相器(oai)逻辑门或者与-或-反相器(aoi)逻辑门。

在一个实施例中，所述逻辑电路包括：nand门，具有配置为接收所述选通控制信号和所述输入时钟信号的输入端；以及反相器，具有耦合至所述nand门的输出端的输入端、和配置为输出所述输出时钟信号的输出端。

在一个实施例中，所述锁存器为置位-复位(sr)锁存器。

以上论述了若干实施例的部件，使得本领域的技术人员可以更好地理解本发明的各个实施例。本领域技术人员应该理解，可以很容易地使用本发明作为基础来设计或更改其他的处理和结构以用于达到与本发明所介绍实施例相同的目的和/或实现相同优点。本领域技术人员也应该意识到，这些等效结构并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以进行多种变化、替换以及改变。