相位与频率控制电路和包括其的系统的制作方法

相关申请的交叉引用

本申请要求于2016年2月5日向韩国知识产权局提交的韩国专利申请第10-2016-0014932号的优先权，该申请以全文引用的方式并入本文。

各种实施例总体上涉及一种半导体电路，更具体地，涉及相位与频率控制电路。

背景技术：

对于半导体电路技术，使用时钟信号作为用于调节系统或电路中的操作时序的参考信号。

具体地，在宽频率范围内操作的系统或电路需要将时钟信号的相位和频率稳定地控制在所需范围之内。

技术实现要素：

在实施例中，可以提供一种相位与频率控制电路。相位与频率控制电路可以包括分频电路，分频电路被配置成通过对输入信号进行分频来产生多个分频信号。相位与频率控制电路可以包括时序控制电路，时序控制电路被配置成通过根据相位控制码和采样参考信号对多个分频信号进行采样来产生多个时序控制信号。

在实施例中，可以提供一种相位与频率控制电路。相位与频率控制电路可以包括输入选择电路，输入选择电路被配置成根据相位控制码使用差分信号来产生输出信号。相位与频率控制电路可以包括分频电路，分频电路被配置成通过对差分信号中的一个进行分频来产生多个分频信号。相位与频率控制电路可以包括时序控制电路，时序控制电路被配置成通过根据相位控制码和采样参考信号对多个分频信号进行采样来产生多个时序控制信号。

在实施例中，可以提供一种相位与频率控制电路。相位与频率控制电路可以包括输入选择电路，输入选择电路被配置成通过根据相位控制码的部分位而选择性地组合差分信号来产生输出信号。相位与频率控制电路可以包括分频电路，分频电路被配置成通过对差分信号中的一个进行分频来产生多个分频信号。相位与频率控制电路可以包括时序控制电路，时序控制电路被配置成通过根据相位控制码的其他位和输入选择电路的输出信号对多个分频信号进行采样来产生多个时序控制信号。

附图说明

图1是示出根据实施例的相位与频率控制电路100的配置的示例代表的示图。

图2是示出图1的时序控制器310的配置的示例代表的示图。

图3a和图3b是图1的时序控制器310的操作时序图的示例。

图4a和图4b是根据实施例的相位与频率控制电路100的操作时序图的示例。

图5是示出根据实施例的相位与频率控制电路101的配置的示例代表的示图。

图6是示出图5的输入选择电路500的配置的示例代表的示图。

图7是根据实施例的相位与频率控制电路101的操作时序图示例。

图8是示出根据实施例的相位与频率控制电路102的配置的示例代表的示图。

图9是示出图8的时序控制器340的配置的示例代表的示图。

图10是示出根据实施例的相位与频率控制电路103的配置的示例代表的示图。

图11是示出图10的输入选择电路600的配置的示例代表的示图。

图12是根据实施例的相位与频率控制电路103的操作时序图示例。

图13示出采用具有以上关于图1-图12所讨论的各种实施例的相位与频率控制电路的系统的代表示例的框图。

具体实施方式

各种实施例可以针对能够稳定地控制时钟信号的频率和相位的相位与频率控制电路。

在下文中，将参考附图通过实施例的示例来描述根据本公开的相位与频率控制电路。

参照图1，根据实施例的相位与频率控制电路100可以根据单相输入信号来产生具有期望的相位和频率的相位与频率控制信号clkout。

根据实施例的相位与频率控制电路100可以包括分频电路(divisioncircuit)200、时序控制电路300和多路复用电路400。

分频电路200可以对输入信号或先前分频器的输出信号分频并产生多个分频信号，即，第一分频信号至第三分频信号div2、div4和div8。

时钟信号clkin可以用作输入信号，而第一分频信号至第三分频信号div2、div4和div8中的一部分或分频信号div2和div4可以用作先前分频器的输出信号。

分频电路200可以包括第一分频器210至第三分频器230。

第一分频器210至第三分频器230中的每个可以包括触发器t-ff。

第一分频器210可以通过以预定的分频比(例如，2)对时钟信号clkin进行分频来产生第一分频信号div2。

当分频比为“2”时，第一分频信号div2可以具有与时钟信号clkin的一半相对应的频率。

当执行分频操作时，触发器t-ff可以将反馈信号或通过对为触发器的输出的第一分频信号div2进行反相而获得的信号锁存，并根据为输入信号的时钟信号clkin来输出锁存信号。

第二分频器220可以通过对第一分频信号div2进行2分频来产生第二分频信号div4。

第三分频器230可以通过对第二分频信号div4进行2分频来产生第三分频信号div8。

时序控制电路300可以根据相位控制码ph<0:2>和采样参考信号来对第一分频信号至第三分频信号div2、div4和div8进行采样，并产生多个时序控制信号或第一时序控制信号至第三时序控制信号clk_re2、clk_re4和clk_re8。

时钟信号clkin或先前时序控制器的输出信号可以用作采样参考信号。

先前时序控制器的输出信号可以包括第一时序控制信号至第三时序控制信号clk_re2、clk_re4和clk_re8中的一部分，即，第一时序控制信号clk_re2和第二时序控制信号clk_re4。

时序控制电路300可以包括第一时序控制器310至第三时序控制器330。

第一时序控制器310可以通过第一输入端子divn来接收第一分频信号div2，通过第二输入端子flip来接收相位控制码ph<0:2>的对应位ph<0>，以及通过第三输入端子divn/2来接收作为采样参考信号的时钟信号clkin。

第一时序控制器310可以通过根据时钟信号clkin和相位控制码ph<0:2>的对应位ph<0>对第一分频信号div2进行采样来产生第一时序控制信号clk_re2。

第二时序控制器320可以通过第一输入端子divn来接收第二分频信号div4，通过第二输入端子flip来接收相位控制码ph<0:2>的对应位ph<1>，以及通过第三输入端子divn/2来接收作为采样参考信号的第一时序控制信号clk_re2。

第二时序控制器320可以通过根据第一时序控制信号clk_re2和相位控制码ph<0:2>的对应位ph<1>对第二分频信号div4进行采样来产生第二时序控制信号clk_re4。

第三时序控制器330可以通过第一输入端子divn来接收第三分频信号div8，通过第二输入端子flip来接收相位控制码ph<0:2>的对应位ph<2>，以及通过第三输入端子divn/2来接收作为采样参考信号的第二时序控制信号clk_re4。

第三时序控制器330可以通过根据第二时序控制信号clk_re4和相位控制码ph<0:2>的对应位ph<2>对第三分频信号div8进行采样来产生第三时序控制信号clk_re8。

多路复用电路400可以根据分频比n的值(即，n＝1，n＝2，n＝4，n＝8等)来在时钟信号clkin和第一时序控制信号至第三时序控制信号clk_re2、clk_re4和clk_re8之中选择一个信号，并将选中的信号输出作为相位与频率控制信号clkout。

参照图2，第一时序控制器310可以包括反相器311、多路复用器312和触发器(d-ff)313。

反相器311可以将第一分频信号div2反相，并输出反相第一分频信号divb2。

多路复用器312可以根据通过控制端子flip输入的相位控制码ph<0:2>的对应位ph<0>来选择性地输出第一分频信号div2或反相第一分频信号divb2。

触发器313可以根据div1(即，时钟信号clkin)来输出通过将多路复用器312的输出信号锁存而获得的信号作为第一时序控制信号clk_re2。

除了输入信号和输出信号以外，第一时序控制器310至第三时序控制器330可以以基本上相同的方式配置。因此，在下文将省略对第二时序控制器320和第三时序控制器330的描述，以避免重复说明。

参考图3a和3b，以下将描述第一时序控制器310的操作。

如图3a所示，当相位控制码ph<0:2>的对应位ph<0>具有逻辑低值时，第一时序控制器310可以根据时钟信号clkin来对第一分频信号div2进行采样，并输出采样的信号作为第一时序控制信号clk_re2。

另一方面，如图3b所示，当相位控制码ph<0:2>的对应位ph<0>具有逻辑高值时，第一时序控制器310可以根据时钟信号clkin来对反相第一分频信号divb2进行采样，并输出采样的信号作为第一时序控制信号clk_re2。

此时，由于图3b的第一时序控制信号clk_re2是通过根据时钟信号clkin对反相第一分频信号divb2进行采样而产生的，因此图3b的第一时序控制信号clk_re2可以与图3a的第一时序控制信号clk_re2具有180°的相位差。

如图4a所示，根据本实施例的相位与频率控制电路100的最终输出信号(即，相位与频率控制信号clkout)可以具有与输入相位的数目和分频比n成比例的各种相位。

此时，由于图4a示出了输入相位的数目为“1”(clkin)且分频比n的最大值为8的示例，因此相位与频率控制信号clkout可以具有8个相位。

参照图4a，在每个波形的顶部处标记的数字0至7可以分别指示用于选择相位与频率控制信号clkout的8个相位的相位控制码ph<0:2>的十进制值。

参照图4b，将描述产生具有期望的相位和频率的相位与频率控制信号clkout的操作。

分频比n可以被设定为1、2、4或8。当分频比n为1(n＝1)时，时钟信号clkin可以被选择并被输出作为相位与频率控制信号clkout。当分频比n为2(n＝2)时，具有与时钟信号clkin的一半频率相对应的频率的第一时序控制信号clk_re2可以被选择并被输出作为相位与频率控制信号clkout。当分频比n为4(n＝4)时，具有与第二时序控制信号clk_re4的一半频率相对应的频率的第三时序控制信号clk_re8可以被选择并被输出作为相位与频率控制信号clkout。

相位与频率控制信号clkout可以根据分频比n和相位控制码ph<0:2>的十进制值的组合而被设定为期望的相位。

例如，将描述产生具有225°的相位的第三时序控制信号clk_re8作为相位与频率控制信号clkout的操作。

第三时序控制信号clk_re8是通过对输入信号或时钟信号clkin进行8分频而获得的信号。

时钟信号clkin的一个周期可以对应于第三时序控制信号clk_re8的一个周期的1/8(45°)。

因此，分频比n可以被设定为“8”，并且相位控制码ph<0:2>的十进制值可以被设定为与时钟信号clkin的5个周期相对应的“5”。

当相位控制码ph<0:2>为“5”(十进制值)时，相位控制码ph<0:2>的二进制值可以被设定为101。

因为ph<0>＝1，所以相位与频率控制电路100可以通过根据时钟信号clkin对反相第一分频信号divb2进行采样来产生第一时序控制信号clk_re2。

因为ph<1>＝0，所以相位与频率控制电路100可以通过根据第一时序控制信号clk_re2对第二分频信号div4进行采样来产生第二时序控制信号clk_re4。

因为ph<2>＝1，所以相位与频率控制电路100可以通过根据第二时序控制信号clk_re4对反相第三分频信号divb8进行采样来产生第三时序控制信号clk_re8。

因为分频比n为“8”，所以具有225°的相位的第三时序控制信号clk_re8可以被输出作为相位与频率控制信号clkout。

参照图5，根据实施例的相位与频率控制电路101可以根据差分输入信号来产生具有期望的相位和频率的相位与频率控制信号clkout。

根据本实施例的相位与频率控制电路101可以包括分频电路200、时序控制电路300、多路复用电路400和输入选择电路500。

输入选择电路500可以根据相位控制码ph<0>来选择差分信号中的一个或时钟信号clkin和反相时钟信号clkbin，并产生输出信号div1。

输入选择电路500的输出信号div1可以作为采样参考信号被提供至时序控制电路300。

分频电路200可以对输入信号或先前分频器的输出信号进行分频，并产生多个分频信号，即，第一分频信号至第三分频信号div2、div4和div8。

反相时钟信号clkbin可以用作输入信号，而第一分频信号至第三分频信号div2、div4和div8的一部分(即，分频信号div2和div4)可以用作先前分频器的输出信号。

时序控制电路300可以根据相位控制码ph<1:3>和采样参考信号来对第一分频信号至第三分频信号div2、div4和div8进行采样，并产生多个时序控制信号或第一时序控制信号至第三时序控制信号clk_re2、clk_re4和clk_re8。

输入选择电路500的输出信号div1或先前时序控制器的输出信号可以用作采样参考信号。

先前时序控制器的输出信号可以包括第一时序控制信号至第三时序控制信号clk_re2、clk_re4和clk_re8中的一部分，即，第一时序控制信号clk_re2和第二时序控制信号clk_re4。

多路复用电路400可以根据分频比n的值(即，n＝1，n＝2，n＝4，n＝8等)而在输入选择电路500的输出信号div1和第一时序控制信号至第三时序控制信号clk_re2、clk_re4和clk_re8之中选择一个信号，并将选中的信号输出作为相位与频率控制信号clkout。

除了输入信号和输出信号以外，分频电路200、时序控制电路300和多路复用电路400可以以与图1基本上相同的方式配置。因此，在下文将省略对分频电路200、时序控制电路300和多路复用电路400的描述，以避免重复说明。

参照图6，图5的输入选择电路500可以包括第一多路复用器510和第二多路复用器520。

第一多路复用器510可以通过根据相位控制码ph<0>选择时钟信号clkin或反相时钟信号clkbin来产生输出信号div1。

第二多路复用器520可以通过根据相位控制码ph<0>选择反相时钟信号clkbin或时钟信号clkin来产生输出信号divb1。

在图5的实施例中，输入选择电路500使用第一多路复用器510的输出信号div1和第二多路复用器520的输出信号divb1之中的输出信号div1的情况被用作示例。

参照图7，根据实施例的相位与频率控制电路101的最终输出信号(即，相位与频率控制信号clkout)可以具有与输入相位的数目和分频比n成比例的各种相位。

由于图7示出了输入相位的数目为“2”(clkin和clkbin)且分频比n的最大值为8的示例，因此相位与频率控制信号clkout可以具有16个相位。

在每个波形的顶部处标记的数字0至15可以分别指示用于选择相位与频率控制信号clkout的16个相位的相位控制码ph<0:3>的十进制值。

根据实施例的相位与频率控制电路101可以以与图4b基本上相同的方式来产生具有期望的频率和相位的相位与频率控制信号clkout，在此省略该操作的具体描述。

参照图8，根据实施例的相位与频率控制电路102可以根据差分输入信号来产生具有期望的相位和频率的差分相位与频率控制信号组clkout/clkbout。

根据实施例的相位与频率控制电路102可以包括分频电路200、时序控制电路301、多路复用电路401和输入选择电路500。

输入选择电路500可以根据相位控制码ph<0>来选择时钟信号clkin或反相时钟信号clkbin，并输出选中的信号作为差分输出信号组div1和divb1。

输入选择电路500的差分输出信号组div1和divb1中的一个信号(例如，输出信号div1)可以作为采样参考信号提供给时序控制电路301。

输入选择电路500可以以与图6基本上相同的方式配置。图8示出了使用第一多路复用器510的输出信号div1和第二多路复用器520的输出信号divb1二者的示例。

分频电路200可以对输入信号或先前分频器的输出信号进行分频并产生多个分频信号，即，第一分频信号至第三分频信号div2、div4和div8。

反相时钟信号clkbin可以用作输入信号，而第一分频信号至第三分频信号div2、div4和div8的一部分(即，分频信号div2和div4)可以用作先前分频器的输出信号。

分频电路200可以以与图1基本上相同的方式配置。

时序控制电路301可以根据相位控制码ph<1:3>和采样参考信号来对第一分频信号至第三分频信号div2、div4和div8进行采样，并产生多个差分时序控制信号组或第一差分时序控制信号组至第三差分时序控制信号组clk_re2/clkb_re2、clk_re4/clkb_re4和clk_re8/clkb_re8。

输入选择电路500的输出信号div1或先前时序控制器的输出信号可以用作采样参考信号。

先前时序控制器的输出信号可以包括第一差分时序控制信号组至第三差分时序控制信号组clk_re2/clkb_re2、clk_re4/clkb_re4和clk_re8/clkb_re8中的一部分，即，差分时序控制信号组clk_re2/clkb_re2和clk_re4/clkb_re4。

多路复用电路401可以根据分频比n的值(即，n＝1，n＝2，n＝4，n＝8等)而在输入选择电路600的差分输出信号组div1/divb1以及第一差分时序控制信号组至第三差分时序控制信号组clk_re2/clkb_re2、clk_re4/clkb_re4和clk_re8/clkb_re8之中选择一个组，并将选中的组输出作为差分相位与频率控制信号组clkout/clkbout。

参照图9，第一时序控制器340可以包括反相器341、第一多路复用器342、第二多路复用器343、第一触发器(d-ff)344和第二触发器345。

反相器341可以将第一分频信号div2反相，并输出反相第一分频信号divb2。

第一多路复用器342可以根据通过控制端子flip输入的相位控制码ph<0:2>的对应位ph<0>来选择性地输出第一分频信号div2或反相第一分频信号divb2。

第二多路复用器343可以根据对应位ph<0>来选择并输出反相第一分频信号divb2或第一分频信号div2。

第一触发器344可以根据输入选择电路500的输出信号div1来输出通过将第一多路复用器342的输出信号锁存而获得的信号作为第一差分时序控制信号组clk_re2/clkb_re2的一个信号，例如，时序控制信号clk_re2。

第二触发器345可以根据输入选择电路500的输入信号div1来输出通过将第二多路复用器343的输出信号锁存而获得的信号作为第一差分时序控制信号组clk_re2/clkb_re2的另一信号，例如，时序控制信号clkb_re2。

除了输入信号和输出信号以外，第一时序控制器340至第三时序控制器360可以以基本上相同的方式配置。因此，在下方将省略对第二时序控制器350和第三时序控制器360的描述，以避免重复说明。

根据实施例的相位与频率控制电路102可以以与图4b基本上相同的方式来产生具有期望的频率和相位的差分相位与频率控制信号组clkout/clkbout，在此省略该操作的具体描述。

参照图10，根据实施例的相位与频率控制电路103可以根据多相输入信号来产生具有期望的相位和频率的差分相位与频率控制信号组clkout/clkbout。

根据实施例的相位与频率控制电路103可以包括分频电路200、时序控制电路301、多路复用电路401和输入选择电路600。

输入选择电路600可以根据相位控制码ph<0:1>来选择性地组合多相时钟信号或第一相位时钟信号至第四相位时钟信号clkin_<1:4>，并通过选择组合中的一个来产生差分输出信号div1和divb1。

第一相位时钟信号至第四相位时钟信号clkin_<1:4>可以彼此具有90°的相位差。

例如，当第一相位时钟信号clkin_1为0°时，第二相位时钟信号至第四相位时钟信号clkin_<2:4>可以分别设定为90°、180°和270°。

输入选择电路600的差分输出信号div1和divb1中的一个(例如，输出信号div1)可以作为采样参考信号提供给时序控制电路301。

分频电路200可以对输入信号或先前分频器的输出信号进行分频，并产生多个分频信号，即，第一分频信号至第三分频信号div2、div4和div8。

反相时钟信号clkbin可以用作输入信号，而第一分频信号至第三分频信号div2、div4和div8的一部分(即，分频信号div2和div4)可以用作先前分频器的输出信号。

分频电路200可以以与图1基本相同的方式配置。

时序控制电路301可以根据相位控制码ph<2:4>和采样参考信号来对第一分频信号至第三分频信号div2、div4和div8进行采样，并产生多个差分时序控制信号组或第一差分时序控制信号组至第三差分时序控制信号组clk_re2/clkb_re2、clk_re4/clkb_re4和clk_re8/clkb_re8。

输入选择电路600的输出信号div1或先前时序控制器的输出信号可以用作采样参考信号。

先前时序控制器的输出信号可以包括第一差分时序控制信号组至第三差分时序控制信号组clk_re2/clkb_re2、clk_re4/clkb_re4和clk_re8/clkb_re8中的一部分，即，差分时序控制信号组clk_re2/clkb_re2和clk_re4/clkb_re4。

时序控制电路301可以包括第一时序控制器340至第三时序控制器360，并且除了输入信号和输出信号以外，第一时序控制器340至第三时序控制器360可以以与图9所示的基本上相同的方式配置。因此，在下方将省略对第一时序控制器340至第三时序控制器360的描述，以避免重复说明。

多路复用电路401可以根据分频比n的值(即，n＝1，n＝2，n＝4，n＝8等)而在输入选择电路600的差分输出信号组div1/divb1以及第一差分时序控制信号组至第三差分时序控制信号组clk_re2/clkb_re2、clk_re4/clkb_re4和clk_re8/clkb_re8之中选择一个组，并将选中的组输出作为差分相位与频率控制信号组clkout/clkbout。

参照图11，图10的输入选择电路600可以包括第一多路复用器610至第四多路复用器640。

第一多路复用器610可以根据相位控制码ph<0>来选择并输出第一相位时钟信号clkin_1和第二相位时钟信号clkin_2中的一个。

第二多路复用器620可以根据相位控制码ph<0>来选择并输出第三相位时钟信号clkin_3和第四相位时钟信号clkin_4中的一个。

第三多路复用器630可以根据相位控制码ph<1>来在第一多路复用器610的输出信号和第二多路复用器620的输出信号之间选择一个信号，并输出选中的信号作为差分输出信号组div1和divb1中的一个信号(例如，div1)。

第四多路复用器640可以根据相位控制码ph<1>来在第二多路复用器620的输出信号和第一多路复用器610的输出信号之间选择一个信号，并输出选中的信号作为差分输出信号组div1和divb1中的另一信号(例如，divb1)。

参照图12，根据实施例的相位与频率控制电路103的最终输出信号(即，相位与频率控制信号clkout)可以具有与输入相位的数目和分频比n成比例的各种相位。

由于图12示出了输入相位的数目为“4”(clkin_<1:4>)且分频比n的最大值为8的示例，因此相位与频率控制信号clkout可以具有32个相位。

参照图12，在每个波形的顶部处标记的数字0至31可以分别指示用于选择相位与频率控制信号clkout的32个相位的相位控制码ph<0:4>的十进制值。

根据本实施例的相位与频率控制电路103可以以与图4b基本上相同的方式来产生具有期望的频率和相位的相位与频率控制信号clkout，在此省略该操作的具体描述。

在参照图1、图5、图8和图10描述的各种实施例中，相位控制码ph具有3至5位的情况已经被作为示例进行描述。然而，可以使用更多位。随着相位控制码的位数增加，分频电路和时序控制电路中包括的电路数目可以与相位控制码的位数成比例地增加。

以上讨论的相位与频率控制电路(参见图1-12)在存储器件、处理器和计算机系统的设计中特别有用。例如，参照图13，示出了采用根据各种实施例的相位与频率控制电路的系统的框图，并通常由附图标记1000指定。系统1000可以包括一个或更多个处理器(即，processor)，或者，例如但不限于，中央处理单元(cpu)1100。处理器(即，cpu)1100可以单独使用，或者与其他处理器(即，cpu)组合使用。尽管处理器(即，cpu)1100主要以单数提及，但本领域技术人员将理解，可以实施具有任意数目的物理处理器或逻辑处理器(即，cpu)的系统1000。

芯片组1150可以可操作地耦接至处理器(即，cpu)1100。芯片组1150是用于处理器(即，cpu)1100与系统1000的其他部件之间的信号的通信路径。系统1000的其他部件可以包括存储器控制器1200、输入/输出(“i/o”)总线1250，和磁盘驱动控制器1300。根据系统1000的配置，若干不同信号中的任意一个可以通过芯片组1150来传送，以及本领域技术人员将认识到，在不改变系统1000的基本性质的情况下，系统1000中的信号的路径可以被容易地调整。

如上所述，存储器控制器1200可以可操作地耦接至芯片组1150。存储器控制器1200可以包括至少一个以上参照图1-12讨论的相位与频率控制电路。因此，存储器控制器1200可以通过芯片组1150接收从处理器(即，cpu)1100提供的请求。在可选实施例中，存储器控制器1200可以集成到芯片组1150中。存储器控制器1200可以可操作地耦接至一个或更多个存储器件1350。在实施例中，存储器件1350可以包括至少一个以上关于图1-12讨论的相位与频率控制电路，存储器件1350可以包括用于限定多个存储单元的多个字线和多个位线。存储器件1350可以是若干工业标准存储器类型中的任意一种，包括但不限于，单列直插式存储模块(simm)和双列直插式存储模块(dimm)。此外，存储器件1350可以通过储存指令和数据二者而有利于外部数据储存设备的安全移除。

芯片组1150也可以耦接至i/o总线1250。i/o总线1250可以用作从芯片组1150到i/o设备1410、1420和1430的信号的通信路径。i/o设备1410、1420和1430可以包括，例如但不限于，鼠标1410、视频显示器1420或键盘1430。i/o总线1250可以采用若干通信协议中的任意一种来与i/o设备1410、1420和1430通信。在实施例中，i/o总线1250可以集成到芯片组1150中。

磁盘驱动控制器1300可以可操作地耦接至芯片组1150。磁盘驱动控制器1300可以用作芯片组1150与一个内部磁盘驱动器1450或一个以上内部磁盘驱动器1450之间的通信路径。内部磁盘驱动器1450可以通过存储指令和数据二者而有利于外部数据储存设备的断开。磁盘驱动控制器1300和内部磁盘驱动器1450可以使用几乎任意类型的通信协议(包括，例如但不限于以上关于i/o总线1250而提及的所有通信协议)来彼此通信或者与芯片组1150通信。

值得注意的是，以上关于图13所描述的系统1000仅是采用以上关于图1至图12所讨论的相位与频率控制电路的系统1000的一个示例。在可选实施例(诸如，例如但不限于，蜂窝电话或数字相机)中，部件可以与图13中所示出的实施例不同。

尽管以上已经描述了特定实施例，但本领域技术人员将理解的是，所描述的实施例仅是示例。因此，本文描述的相位与频率控制电路不应基于所描述的实施例而受到限制。更确切地说，本文描述的相位与频率控制电路应结合以上的描述和附图仅根据权利要求来进行限定。