多通道时分复用卷积译码的方法与流程

本发明主要涉及与遥测、数传等相关的通信应用领域，多通道时分复用卷积译码的方法。

背景技术：

卷积码是深度空间通信系统和无线通信系统中常用的一种差错控制编码。卷积码作为通信系统中重要的编码方式,以其良好的编码性能,合理的译码方法,被广泛应用。在编码过程中,卷积码充分利用了各码字间的相关性。在与分组码同样的码率和设备复杂性的条件下,无论从理论上还是从实践上都证明,卷积码的性能都比分组码具有优势。而且卷积码在实现最佳译码方面也较分组码容易。因此卷积码广泛应用于卫星通信。卷积编码作为一种性能优良的信道编码方式，被广泛应用于各种通信系统中，ccsds,dvb-s2等通信协议标准均推荐使用了各种码率的卷积码，以获得理想的编码增益。在实际硬件实现中，卷积译码通常可以采用基于fpga的viterbi译码算法来实现。viterbi译码算法是卷积码译码的一种主流算法，该算法思想是:计算网格图上在时刻l到达各个状态的路径和接收序列之间的相似度；在形成的多条路径中，去除不可能成为最大似然选择对象的网格图上的路径，即，如果有两条路径到达同一状态，则具有最佳量度的路径被选中，称为幸存路径。对所有状态都将进行这样的路径选择操作，译码器不断在网格图上深入，通过去除可能性最小的路径实现判决。viterbi译码是卷积码的一种最大似然译码算法。它把接收序列与所有可能路径中最相似的一条路径作为译码输出，其复杂性随约束长度的增加而成指数增。viterbi译码器以码的代数结构为基础，由于利用了信道的统计性，可以保证较小的译码错误概率。该算法效率高、速度快，易于硬件实现。译码的实现一般可采用并行、串行、串并结合三种结构。并行结构速度快，但实现所需的资源随卷积码约束度的增加呈指数增长；串行结构实现所需资源较少，但以牺牲译码速度为代价:串并结合的译码则是在译码速度和资源之间取一个折中。目前卷积码译码器的主要缺点在于：其一，占用资源较多,最高工作频率较低；其二，在移动通信应用中，功耗是译码器硬件实现时关注的一个重要问题。另一方面，随着对数据传输可靠性的要求的不断提高，卷积码约束长度也在不断增加，使得viterbi译码器的硬件复杂度呈指数增长，在资源有限的条件下实现难度加大。

随着测控通信任务日益繁重，以及对设备集成度要求的不断提高，终端设备的性能和资源之间的矛盾越来越明显。在某些应用场景中，解调终端需对多路接收信息进行卷积译码，如果采用传统的一路信息配置一个译码器的译码方式会造成硬件资源无法满足方案要求。同时，卷积码不同于分组码，码字之间具有相互独立的的特性。卷积码的编码器结构决定了其编码输出的连续性，其编码过程可以看作是基于其移位寄存器的状态转移过程。整个编码过程可以看成是输入信息序与由移位寄存器模2和连接方式所决定的另一个序列的卷积，故称为卷积码。卷积码主要应用于前向纠错fec数据通信系统中。译码是编码的逆过程，同时去掉比特流在传播过程中混入的噪声。卷积码的译码方法有两大类：一类是大数逻辑译码，又称门限译码(硬判决)；另一种是概率译码(软判决)，概率译码又分为维特比译码和序列译码两种。门限译码方法是以分组码理论为基础的，其译码设备简单，速度快,但其误码性能要比概率译码法差。卷积码的viterbi译码是根据接收码字序列寻找编码时通过网格图最佳路径的过程，找到最佳路径即完成了译码过程，并可以纠正接收码字中的错误比特。由于卷积码译码的复杂度随着约束长度的增加以非线性方式迅速增加，在实际应用中，卷积码的实际应用性能往往受限于存储器容量和系统运算速度，尤其是对约束长度比较大的卷积码。缓存数据时，应考虑各通道译码时由于数据切换所引入状态不连续所导致的起始段数据错误，设置缓存重叠区域以克服译码损失；译码器电路在译码时，由于通道切换所导致的状态不连续以及译码模糊的存在，需设置缓存区域用于存储模糊判决前的数据；当误码率统计次数达到预置值时，才对各类译码模糊进行比较和判决并选择输出和保证译码的正确性。在译码时，数据的切换不连续会造成译码器状态的不连续从而导致译码性能的下降。该特性给卷积译码器的复用带来了一定的难度。接收设备对通道数(集成度)的高要求与设备有限的硬件资源之间存在矛盾。虽然可以使用一个工作时钟频率较高的译码器来对多路接收通道的数据进行卷积译码，但随之而来的问题是由于卷积码不具有分组码的分组特性，在通道间译码数据切换时会带来译码器状态的突变，从而使得译码性能大大降低。viterbi卷积译码器是整个译码器的一个关键部分，电路结构由viterbi译码ipcore和其外围数据处理电路和控制电路构成。由于传统的viterbi卷积译码器的输入数据周期性地在各通道彼此独立的数据段之间切换，加之起始模糊的存在，卷积译码器如果根据单次的ber统计结果直接选择输出译码结果很可能会导致译码结果的起始部分错误。

技术实现要素：

为了解决接收设备对通道数(集成度)的高要求与设备有限的硬件资源之间的矛盾，本发明针对目前卷积码译码器占用资源较多,最高工作频率较低的缺点,提供一种译码损失低、资源占用率小，能有效地减少存储量、降低功耗、提高速度，越区切换而丢失，并能降低数据传输误码率的多通道时分复用卷积译码的方法。

本发明的上述目的可以通过以下措施来达到，在译码架构中，多通道间时分复用同一个viterbi卷积译码器，卷积译码器对输入的每一路信息采用乒乓缓存的方进行缓存，对每个通道各数据段之间译码前数据分割并设置重叠区域，先缓存各路待译码数据，由轮询控制电路轮询各通道数据缓存情况；当译码数据缓存电路缓存数据量达到门限值时，由缓存控制电路拉高数据存满标识，直到轮询控制电路调用卷积译码器电路对该段缓存数据进行译码；轮询控制电路分时调用一个译码器，译码器累加预置次数的误码统计结果，判决译码数据缓存电路的译码数据，基于轮询调用方式选择缓存单元对多通道信息数据分别进行卷积译码，译码后数据根据通道标识，经过数据拼接处理后由相应的通道输出。

本发明相比于现有技术具有如下有益效果。

译码损失低。本发明在译码架构中，多通道间时分复用同一个卷积码viterbi译码器电路对其数据进行译码；译码前，首先对输入的每一通道数据采用乒乓缓存的方式缓存每个通道的各数据段进行译码前数据分割并设置重叠区域，克服了通道切换时引入的状态不连续所导致的译码损失；在译码时，设置用于存储模糊判决前数据的缓存区域，当误码率统计次数达到预置值时，对各类译码模糊进行比较和判决并选择输出，完成对各通道数据正确无误的卷积译码，克服了由于数据切换所引入状态不连续所导致的起始段数据错误和译码模糊的问题。

资源占用率小。本发明通过各通道间时分复用同一个viterbi卷积译码器，对各通道接收数据进行缓存，采用时分复用的方式轮询调用同一个卷积码译码器进行译码，通过轮询各通道数据缓存情况，分时调用一个译码器，完成对多通道信息的卷积译码。在保证译码性能的同时，解决了硬件资源紧张的问题。每个通道各数据段之间译码前数据分割、译码后数据拼接，对各通道间数据切换所引入的起始段数据错误问题进行分析，同时，对译码器相关参数设置给出了明确的数值，有效减少了译码器的资源占用率。由于对各通道的待译码数据进行了乒乓缓存处理，通过缓存区域间设置的重叠区域，可以有效地保证译码的连续性，大大减少对硬件资源的占用率，并且避免了时分复用时数据切换引起的回溯起始状态的选择错误而导致的数据段尾部误码。解决了工程项目中资源有限条件下对通道数量的要求高的难题。

能有效地减少存储量、降低功耗、提高速度。本发明缓存电路采用乒乓缓存方式接收数据，卷积译码器采用乒乓缓存的方式对输入的每一路信息进行缓存，避免了由于轮询冲突未能及时调用卷积译码器导致的数据溢出。当缓存数据量达到门限值时，轮询控制电路拉高数据存满标识直到卷积译码器对该段缓存数据进行译码。由于ipcore的误码率统计更新长度设置为300个符号，多通道分时复用同一个卷积译码器，通过轮询各通道数据缓存情况，完成对多通道信息的卷积译码，成倍地提高了数据吞吐率，卷积码译码器在提高吞吐率的同时,几乎不损失性能。在保证译码性能的同时，能有效地减少存储量、降低功耗、提高速度解决了硬件资源紧张的问题。

通道间数据切换而不丢失，降低数据传输的误码率。本发明由于卷积译码器采用了先缓存各路模糊译码数据，根据多次误码率统计更新结果进行选择输出最终译码结果的方式，减小了译码器状态控制的复杂度，提高了译码器的运行速度，解决了数据段切换时可能带来的起始段译码错误问题，保证的译码结果的正确性和连续性。采用的viterbi译码ipcore和其外围数据处理电路和控制电路构成的viterbi卷积译码器和传统的viterbi卷积译码器不同，在译码器电路外围数据处理电路中增加了误码统计功能，当误码统计累加次数达到预置次数后，再由控制电路对各类模糊数据进行判决输出，从而降低了数据传输的误码率，可以保证每一通道的各段译码数据正确无误的衔接。避免了现有技术由于卷积译码器的输入数据周期性地在各通道彼此独立的数据段之间切换，加之起始模糊的存在，卷积译码器如果根据单次的ber统计结果直接选择输出译码结果很可能会导致译码结果的起始部分错误的缺陷。

本发明适用于通道数(集成度)有较高要求的应用场景中，具有非常大的优势。

表1资源占用情况

下面结合附图和实施例对本专利进一步说明。

图1是本发明多通道时分复用卷积译码的流程图。

图2是本发明译码器的电路原理示意图。

图3是图2缓存单元构造示意图。

具体实施方式

参阅图1。根据本发明，在译码架构中，多通道间时分复用同一个viterbi卷积译码器，卷积译码器对输入的每一路信息采用乒乓缓存的方进行缓存，对每个通道各数据段之间译码前数据分割并设置重叠区域，先缓存各路待译码数据，由轮询控制电路轮询各通道数据缓存情况；当译码数据缓存电路缓存数据量达到门限值时，由缓存控制电路拉高数据存满标识，直到轮询控制电路调用卷积译码器电路对该段缓存数据进行译码；轮询控制电路分时调用一个译码器，译码器累加预置次数的误码统计结果，判决译码数据缓存电路的译码数据，基于轮询调用方式选择缓存单元对多通道信息数据分别进行卷积译码，译码后数据根据通道标识，经过数据拼接处理后由相应的通道输出。译码器电路针对译码模糊的存在，克服通道切换所导致的状态不连续，在译码时，设置用于存储模糊判决前数据的缓存区域；当误码率统计次数达到预置值时，对各类译码模糊进行比较和判决并选择输出，完成对各通道数据正确无误的卷积译码。

当卷积译码器空闲时，依次轮询每个通道缓存单元的状态，轮询控制电路根据设定的顺序轮询每一路缓存区域的数据存储标识，当数据存满标识为高电平时，对每一路轮询进行译码，同时将卷积译码器状态空闲标识拉低，直到每一路译码完成。

译码时，卷积译码器将多路模糊数据分别缓存起来，利用编码器的卷积码网格图寻找最大可能的输入码序列作为译码，并对每次更新的误码率进行累加，当误码率更新的次数达到设置的门限时，译码输出模块对各路模糊数据的累加误码率结果进行比较，选择其中误码率最小的一路数据作为译码输出。这样可以避免由于数据切换带来的起始输出数据错误。

参阅图2、图3。卷积译码器对同一通道进行乒乓缓存的两个缓存区域之间设置了重叠区域，缓存单元缓存区域和重叠区域的大小可根据数据速率、回溯长度以及具体的卷积码类型进行设置，叠区域的每个单位缓存数据段的最后n个符号会同时写入当前缓存空间的末尾和下一次缓存空间的起始。轮询控制电路根据通道标识，先存满的通道先调用卷积译码器进行译码。卷积译码器电路结构由viterbi译码ipcore和其外围数据处理电路和控制电路构成，各通道间数据速率独立。当卷积译码器空闲时，卷积译码器根据设定的优先级轮询每一路缓存区域的数据存储标识，当数据存满标识为高时，进行译码，译码后根据重叠区域长度进行拼接输出。

译码器电路针对译码模糊的存在，克服通道切换所导致的状态不连续，在译码时，设置用于存储模糊判决前数据的缓存区域；当误码率统计次数达到预置值时，对各类译码模糊进行比较和判决并选择输出，完成对各通道数据正确无误的卷积译码。

卷积译码器包括：对应于输入通道1的缓存单元1、对应于输入通道2的缓存单元2…，对应于输入通道8的缓存单元8，8个缓存单元通过顺次串联的轮询控制电路、viterbi译码模块和译码后数据处理电路，通过输出通道1、输出通道2….输出通道8输出译码。

为了保证译码输出判断所基于的误码统计次数，提高判断的置信度，减少由于数据量少带来的频繁切换开销，轮询控制电路选择单位缓存空间的长度为3600比特，通过轮询控制电路选择缓存单元的数据进行译码。卷积译码器在处理数据起始模糊问题时，采用了对模糊带来的所有可能数据流同时译码，然后根据ber统计结果选择其中一路作为最终译码输出。