具有低时钟偏斜特征的三维FPGA的制作方法

本公开涉及微电子技术领域，尤其涉及一种具有低时钟偏斜特征的三维fpga。

背景技术：

随着微电子技术快速发展，互连延时和功耗成为制约集成电路向前发展的重要因素。摩尔定律难以维持，超越摩尔定律时代悄然到来，三维集成电路成为未来集成电路向前发展的重要选项。而基于tsv作为3维垂直互连的集成电路又面临散热和可靠性等问题的制约。基于tsv、微凸块和转接板的2.5维技术作为三维集成电路技术的一种克服了散热和可靠性的问题，并且在解决超大规模集成电路工艺节点早期良率较低的问题方面具有良好的表现。

在工艺节点的早期，如图1所示，晶圆的缺陷密度水平往往较高。这就使得推出大容量fpga时的良率很低。虽然新技术缺陷密度水平的降低相对较快，但也要18到24个月才能实现。如果采用几个较小规模的fpga切片(良率较高)，共同来实现一个较大的设计又面临多方面的挑战：主要包括以下几个方面：

(1)io数目有限。在将一个大的设计划分为几个较小的设计时，各个小的设计之间往往有大量的连线，而可以用来进行不同fpga连接的io数目又不会太多，因此，io数目的限制，使得设计划分非常困难。

(2)信号在fpga之间传播的延时限制了性能。由于不同fpga之间的连线需要在印刷电路板上的板级金属连线进行连接，而板级连线比片内连线的速度要慢很多，因此，信号通过印刷电路板进行不同fpga之间的互连通信严重降低了性能。

(3)采用标准器件io在多个fpga之间建立连接会大大增加功耗。为了兼容各种电平标准并提高驱动能力，用户io往往具有很大的面积和尺寸，这就为进行多个fpga互连时带来了很大的功耗。

请配合参照图2，所谓2.5维fpga，就是在一个高良率转接板(无源切片)上放置几个fpga切片(有源切片)，有源切片通过转接板中介层的金属进行连接，该方法与印刷电路板上不同ic通过金属连线进行互连和通信的方式类似。请配合参照图3至4，该方法采用几个小的fpga芯片水平堆叠为一个大容量fpga，可以通过中测将有制造缺陷的小fpga进行剔除，实现了较高的良率，从而可以在工艺节点的早期，推出大容量fpga芯片。

采用2.5维技术的virtex7fpga的时钟结构与其它fpga的时钟网络结构大致相同。在每一个逻辑区域(superlogicregion，slr，等同于切片)都有32个全局时钟缓冲器和32路全局时钟线。这32路全局时钟通过转接板垂直路由到相邻逻辑区域(slr)。转接板上的时钟线是每个slr时钟线的扩展，这32路全局时钟线通过转接板(interposer)可以使得全局时钟跨越整个器件高度。转接板上的时钟线是仅有的跨越slrs的时钟资源。穿越切片(slr)的时钟比仅仅限制在单个切片(slr)的时钟具有更大的时钟偏差。每个切片(slr)的时钟来源是独立的。这一限制在进行切片设计和整体器件的设计时必须被考虑进来。

技术实现要素：

(一)要解决的技术问题

鉴于上述技术问题，本公开提供了一种具有低时钟偏斜特征的三维(3d)fpga，保证了拼接的对称性和规整性，利于时钟网络的设计，使得其可以实现较小的时钟偏斜。

(二)技术方案

根据本公开的一个方面，提供了一种具有低时钟偏斜特征的3dfpga，包括：多个fpga切片，分别位于转接板的多个区域，关于所述转接板的中心呈中心对称分布，时钟信号由fpga切片传输至所述转接板的中心，并通过时钟网络从所述转接板的中心传输至所述多个fpga切片的可编程逻辑块(clb)和嵌入式ip资源。

在本公开一些实施例中，所述多个fpga切片分别采用独立的配置电路和时钟网络。

在本公开一些实施例中，所述fpga包括四个fpga切片，分别位于转接板的四个象限区域。

在本公开一些实施例中，所述四个fpga切片相同。

在本公开一些实施例中，时钟信号从各个fpga切片经由一三态缓冲器传输至转接板，用于将选定的作为输入的其中一路时钟信号传输至到四个象限，并将其余三路时钟信号屏蔽。

在本公开一些实施例中，若其中一个切片上的三态缓冲器为开启状态，则其余三个切片上的对应三态缓冲器为高阻状态。

在本公开一些实施例中，所述时钟网络为h树、x树、主干结构或混合结构时钟网络。

在本公开一些实施例中，时钟信号从所述fpga切片传输至所述转接板的中心，通过所述h树、x树、主干结构或混合结构时钟网络对称地传输至可编程逻辑块的寄存器的时钟端。

在本公开一些实施例中，所述四个fpga切片通过所述三态缓冲器将选定的时钟输入经由微凸块和转接板上的金属线传输至转接板的中心，并通过所述h树、x树、主干结构或混合结构时钟网络将时钟信号从转接板的中心经由金属线和微凸块传输至四个象限中的四个fpga切片的各自的寄存器的时钟端。

在本公开一些实施例中，所述多个fpga切片利用所述转接板上的金属、微凸块和穿透硅通孔(throughsiliconvias，tsv)进行连接。

(三)有益效果

从上述技术方案可以看出，本公开具有低时钟偏斜特征的3dfpga至少具有以下有益效果其中之一：

(1)通过多个fpga切片，分别位于转接板的多个区域，关于所述转接板的中心呈中心对称分布，时钟信号由fpga切片传输至所述转接板的中心，并通过时钟网络从转接板的中心传输至所述多个fpga切片的可编程逻辑块，从而有利于实现较小的时钟偏斜。

(2)采用多个fpga切片拼接构成大容量的fpga，而非直接生产大容量的fpga，各个fpgadie分别有独立的配置电路和时钟网络，使得可以分别对各个fpgadie进行晶圆级测试，从而可以剔除掉有缺陷的fpga。

(3)利用四个fpga切片，分别放置在四个不同的象限从而构成一个大容量的fpga，四个切片利用一个转接板上的金属、微凸块和tsv进行连接，实现较小的时钟偏斜，同时结构简单，易于实际生产，另外，由于四个切片面积较小，从而可以保证高良率。

(4)四个切片相同，分别放置在四个不同的象限，完全对称，无位置的区别，所以在时钟信号的输入顺序的选择上没有限制，在象限选择上也没有限制，不会引起时钟偏差的区别，保证了拼接的对称性和规整性，有利于时钟网络的设计，使得其可以实现较小的时钟偏斜。

(5)采用本公开fpga，时钟信号首先传播到四个小的fpga切片的角上，四个象限的fpga切片首先将时钟信号传播到转接板的中心，并进一步采用h树、x树、主干结构或混合结构(h树、x树或主干结构的混合结构)将时钟信号对称地传播到四周的clb和嵌入式ip资源，进一步使得3dfpga各切片之间的时钟偏斜最小化。

(6)时钟信号传播到转接板之前经过一个三态缓冲器，从而实现只将选择的作为输入的时钟信号送到四个象限，而将其余三路屏蔽，有效避免了多路时钟信号在时钟路径上传输时造成的竞争冲突。

附图说明

通过附图所示，本公开的上述及其它目的、特征和优势将更加清晰。在全部附图中相同的附图标记指示相同的部分，并未刻意按实际尺寸等比例缩放绘制附图，重点在于示出本公开的主旨。

图1为新工艺缺陷密度水平示意图。

图2为2.5维fpga器件结构示意图。

图3为现有fpga芯核架构示意图。

图4为现有fpga时钟网络结构示意图。

图5为依据本公开实施例fpga芯核架构示意图。

图6为依据本公开实施例h树时钟网络示意图。

图7为依据本公开实施例时钟路径模型示意图。

图8为依据本公开实施例时钟路径elmore延时模型示意图。

图9为依据本公开实施例x树型时钟网络示意图。

图10为依据本公开实施例主干结构时钟网络示意图。

图11为依据本公开实施例混合结构时钟网络(h树与主干结构相混合)示意图。

具体实施方式

为使本公开的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本公开进一步详细说明。

需要说明的是，在附图或说明书描述中，相似或相同的部分都使用相同的图号。附图中未绘示或描述的实现方式，为所属技术领域中普通技术人员所知的形式。另外，虽然本文可提供包含特定值的参数的示范，但应了解，参数无需确切等于相应的值，而是可在可接受的误差容限或设计约束内近似于相应的值。实施例中提到的方向用语，例如“上”、“下”、“前”、“后”、“左”、“右”等，仅是参考附图的方向。因此，使用的方向用语是用来说明并非用来限制本公开的保护范围。

本公开提供了一种具有低时钟偏斜特征的3dfpga，包括：

多个fpga切片，分别位于转接板的多个区域，关于所述转接板的中心呈中心对称分布，时钟信号由fpga切片传输至所述转接板的中心，并通过时钟网络从转接板的中心传输至所述多个fpga切片的可编程逻辑块(clb)和嵌入式ip资源。

其中，所述多个fpga切片分别采用独立的配置电路和时钟网络；所述多个fpga切片利用所述转接板上的金属、微凸块和穿透硅通孔(throughsiliconvias，tsv)进行连接。

在本公开的一个优选实施例中，请参照图5所示，所述具有低时钟偏斜特征的3dfpga，包括：第一fpga芯片(die0,或称为切片)、第二fpga芯片(die1)、第三fpga芯片(die2)及第四fpga芯片(die3)；其中，所述第一fpga芯片(die0)、第二fpga芯片(die1)、第三fpga芯片(die2)及第四fpga芯片(die3)分别分布在四个象限，形成对称结构。所述四个fpga芯片可通过转接板(interposer)连接起来。

由于在工艺节点的早期，良率很低，而良率与面积有很大的关系，如果直接生产大容量的fpga，势必造成很低的良率。而本公开中，可以将四个小容量fpga分别进行晶圆级测试，从而剔除掉有缺陷的fpga，将没有坏点的fpga拼接成大容量fpga，提高了产品的良率。

进一步的，所述四个切片相同，由此可以更好的保证拼接成一个大的fpga时的对称性和规整性，由此可推出高良率大规模fpga。

由于采用四个小的fpga芯片分别分布在四个象限，形成对称结构(而非直接采用一个大的fpga芯片)，利于时钟网络的设计，使得其可以实现较小的时钟偏斜。

另外，由于四个小的fpga切片完全对称，无位置的区别，所以时钟信号可以从任意一个象限输入，在输入顺序的选择上没有限制、象限选择上也没有限制，不会引起时钟偏差的区别。这一点与v7的架构显著不同，二者存在本质区别，v7架构的时钟网络输入要选在中间的切片。

其中，四个fpgadie分别有独立的配置电路和时钟网络，独立的配置电路和时钟网络的存在，使得可以分别对四个小的fpgadie进行测试，从而可以剔除掉有缺陷的不合格芯片。

图6至9分别为本公开具有低时钟偏斜特征的3dfpga的时钟网络示意图。其中，在一具体实施例中，fpga采用h树结构的时钟网络。图6为h树结构的时钟网络示意图。图7为时钟路径模型示意图。请配合参照图6、7所示，四个fpgadie首先通过三态缓冲器将选定的时钟输入经由微凸块传输到转接板(interposer)的中心，然后时钟信号再通过时钟路径从转接板(interposer)的中心经由微凸块传输到四个象限中的四个fpgadie的各自的中心，并最终送到clb和嵌入式ip资源的时钟输入端。通过采用三态缓冲器控制其所在路径时钟信号的传输可以防止多于两路时钟信号竞争同一根时钟路径(当其中一路时钟的三态缓冲器为开启状态时，连接到这一路时钟信号的线上的其余三态缓冲器必须为高阻状态)。

图8为时钟路径elmore延时模型示意图。根据图8所示，采用h树结构时钟网络的3dfpga，其延时计算如下：

其中，r1＝r1l1，c1＝c1l1，rubump1＝rubump1lubump1，cubump1＝cubump1lubump1，r2＝r2l2，c2＝c2l2，rubump2＝rubump2lubump2，cubump2＝cubump2lubump2，r3＝r3l3，c3＝c3l3；式中，tel1、tel2、tel3、tel4分别表示经过切片1、切片2、切片3、切片4的时钟的延时；r1,r2,r2,rubump1,rubump2,c1,c2,c2,cubump1,cubump2为对应金属段(配合参照图7所示)的分布式电阻和电容，l表示对应金属段的长度；cl为时钟缓冲器(即普通缓冲器)的输入电容，即前级的负载电容；rs为三态缓冲器的输出电阻，即信号源vs的内阻。

在一具体实施例中，fpga采用x树结构的时钟网络。图9所示为x树结构的时钟网络示意图。四个fpgadie首先通过三态缓冲器将选定的时钟输入传输到转接板(interposer)的中心，三态缓冲器的存在可以防止多于两路时钟信号竞争同一根时钟路径(其中一路时钟的三态缓冲器为开启状态时，连接到这一路时钟信号的线上的三态缓冲器必须为高阻状态)。然后时钟信号再通过时钟路径传输到四个象限各自的中心，并最终送到clb和嵌入式ip资源的时钟输入端。

在一具体实施例中，fpga采用主干结构的时钟网络。图10所示为主干结构的时钟网络示意图。四个fpgadie首先通过三态缓冲器将选定的时钟输入传输到转接板(interposer)的中心，三态缓冲器的存在可以防止多于两路时钟信号竞争同一根时钟路径(其中一路时钟的三态缓冲器为开启状态时，连接到这一路时钟信号的线上的三态缓冲器必须为高阻状态)。然后时钟信号再通过时钟路径传输到每行clb和嵌入式ip资源的输入端，并最终送到clb和嵌入式ip资源的时钟输入端。

在一具体实施例中，fpga采用混合结构的时钟网络。图11所示为一种混合结构的时钟网络示意图。该混合结构先采用h树结构，后将h树的输出传送到主干结构的输入。四个小的fpgadie首先通过三态缓冲器将选定的时钟输入传输到转接板(interposer)的中心，三态缓冲器的存在可以放置多于两路时钟信号竞争同一条时钟路径(其中一路时钟的三态缓冲器为开启状态时，连接到这一路时钟信号的线上的三态缓冲器必须为高阻状态)。然后时钟信号再通过h树传送到四个象限各自的中心，最后通过主干结构将时钟信号传输到各个clb和嵌入式ip资源的时钟输入端。

上述各时钟网络中，时钟信号传播到转接板之前经过一个三态缓冲器，从而实现只将选择的作为输入的时钟信号送到四个象限，而将其余三路屏蔽，有效避免了多个切片时钟信号在时钟路径上传输时造成的竞争冲突。

采用本公开fpga，时钟信号首先传播到小的fpga切片的角上，转接板的四个象限分别放置一个fpga切片，四个象限的fpga切片首先将时钟信号传播到转接板的中心，并进一步采用h树、x树、主干结构或混合结构(h树、x树或主干结构的混合结构)将时钟信号对称地传播到四周的clb和嵌入式ip资源，结构简单，可以使得3dfpga各切片之间的时钟偏斜最小化。

至此，已经结合附图对本公开实施例进行了详细描述。依据以上描述，本领域技术人员应当对本公开具有低时钟偏斜特征的3dfpga有了清楚的认识。

需要说明的是，在附图或说明书正文中，未绘示或描述的实现方式，均为所属技术领域中普通技术人员所知的形式，并未进行详细说明。此外，上述对各元件和方法的定义并不仅限于实施例中提到的各种具体结构、形状或方式，本领域普通技术人员可对其进行简单地更改或替换。

类似地，应当理解，为了精简本公开并帮助理解各个公开方面中的一个或多个，在上面对本公开的示例性实施例的描述中，本公开的各个特征有时被一起分组到单个实施例、图、或者对其的描述中。然而，并不应将该公开的方法解释成反映如下意图：即所要求保护的本公开要求比在每个权利要求中所明确记载的特征更多的特征。更确切地说，如下面的权利要求书所反映的那样，公开方面在于少于前面公开的单个实施例的所有特征。因此，遵循具体实施方式的权利要求书由此明确地并入该具体实施方式，其中每个权利要求本身都作为本公开的单独实施例。

以上所述的具体实施例，对本公开的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本公开的具体实施例而已，并不用于限制本公开，凡在本公开的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本公开的保护范围之内。