一种自适应电压频率调节方法和装置与流程

本发明涉及计算机技术安全领域，特别涉及一种自适应电压频率调节方法和装置。

背景技术：

随着集成电路性能与工艺的提升，电路功耗问题变得越来越突出。asic/soc的功耗主要包含两种：静态功耗和动态功耗，这里主要从动态功耗方面考虑。电路的逻辑状态翻转时产生功耗为动态功耗，主要由开关功耗与短路功耗构成。当电路没有状态翻转时产生的功耗为静态功耗，主要是指晶体管泄漏电流产生的功耗。

如图1和图2所示，在基本逻辑单元中，开关消耗的能量就是cl存储的能量，可以用公式(1)表示为：

pswitch＝vdd²·cl·fclk·n公式(1)

其中，n为逻辑单元的翻转概率，fclk为系统时钟频率，cl为逻辑单元的负载电容，vdd为逻辑单元的供电电压。短路功耗也是动态功耗的组成部分，这里假设逻辑翻转时的电流为三角形的脉冲，而且上升/下降沿的响应是对称的，那么短路功耗可以用公式(2)表示为：

pshort＝(vdd·ishort·ttr)·fclk·n

＝(vdd²/rpn·ttr)·fclk·n公式(2)

其中，rpn为逻辑翻转时，pmos和nmos同时导通的电阻之和；ttr为逻辑翻转时，pmos和nmos同时导通的时间。动态功耗可以用公式(3)表示：

p＝pswitch+pshort

＝cl·vdd²·fclk·n+(vdd²/rpn)·fclk·ttr·n

＝vdd²·n·fclk·(cl+ttr/rpn)公式(3)

从公式(3)可以看出，动态功耗与电源电压的二次方成正比，其它都是线性的，所以电源电压的最优化对于功耗控制是最有效也是最常用的方法。

在逻辑单元中的延迟时间又与电压电压(vdd)成反比。因此，当处理器中的时钟频率降低时，时序逻辑单元的建立/保持时间会相应增加，此时可以适当降低vdd，使延迟时间增大到与时钟频率与建立/保持时间刚好匹配获得最优的能量节省。为了降低处理器的功耗，在保证逻辑电路工作正常的情况下，不仅应该尽可能地降低频率，而且更应该在给定频率的情况下，将供电电压降低到最低值。

如图3所示，为了降低处理器的功耗，目前常用方法是基于查表的方式进行电源电压的动态调节——即dvs(dynamicvoltagescaling)，这是一种开环控制的方法，需要先通过大量的测试数据得到频率与电压转换关系的表格，在应用时根据表格中频率与电压转换的对应关系来设置电源模块的输出电压。采用这种方式存在着以下缺点：首先，在不同温度、工艺与负载工作条件下，不同电源模块的性能有所差异，表格的频率与电压转换的对应关系固定，无法反映出所有的最优情况，也就无法达到最佳的电压调节效果；其次，频率与电压转换关系的表格需要通过大批量的测试数据才能得到，步骤复杂，甚至在量产过程中还需要对表中数据进行修正，以便在芯片良率、产品稳定性之间寻找平衡点。

由于芯片工艺方面的因素，不同芯片个体之间存在差异，相同工作电压下不同芯片能稳定工作的频率会有所差别。基于实测的“频率-电压表”考虑到各个芯片之间的个体差异的因素，在对大量芯片做“频率-电压表”中的数据进行稳定性测试时，需要对每个工作频点对应的工作电压做长时间的稳定性测试。

具体地，在相同工作频率下，性能差的芯片需要较高的工作电压，而性能好的芯片需要的工作电压就会相对较低。因而在这种方式下测试得到的频率-电压表格在兼顾性能差的芯片的情况下，相同频率对应的电源电压值对于性能比较好的芯片是偏高的。即在实际应用过程中，性能较好的芯片按照“频率-电压表”中的数据在设置电压时，将导致性能较好的芯片工作电压高于实际性能需求，导致功耗上升。

此外，电源芯片的输出电压往往存在误差，因而在实际使用中，考虑电源芯片输出的电压误差，一般会按相应比例提高“频率-电压表”中的电压值，以便能够覆盖到负偏差的电源芯片。对于正偏差的电源芯片而言，经过比例提高后的电压值就会偏高，其功耗也相应增加。

同时，在实际应用过程中，电源芯片的瞬态响应性能很难满足高性能芯片的需求。当芯片负荷突然增大时电源芯片无法响应，通常会有几微秒到十几微秒的时间需要由电源上的滤波电容提供能量，此时电源电压会下降，而此时正是芯片需要稳定供电的时候，所以“频率-电压表”也会按电源未响应的时间内的电压最低点考虑，导致不得不进一步提高表格中的电压值，导致芯片功耗进一步增加。

如图4所示，近些年提出了一种更有效的电源管理技术-自适应电压调节——avs(adaptivevoltagescaling)，这是一种闭环的控制方法。该方法可以根据不同的工艺、温度和负载工作频率调节负载供电电压，使得其能量消耗最小。这是一种更高效的电压调节方式，但是调节速度受限于电源模块的响应速度，在电压调控速度上难以满足日益提高的性能需求。avs受限于电源模块的响应速度，目前绝大部分电源响应的速度仍停留在微秒级别，这无疑无法满足工作在ghz频率的asic/soc的需求(其处理若干的逻辑操作只需要几个纳秒)，在电源模块未响应期间电压时，可能导致电路工作不稳定，甚至出现死机等问题。

技术实现要素：

为此，需要提供一种自适应电压频率调节的技术方案，用以解决现有的电源电压调节方法存在着校验复杂、功耗大、控制速度慢等问题。

为实现上述目的，发明人提供了一种自适应电压频率调节装置，所述装置包括处理器、pll时钟电路、比较电路、环形振荡器、供电单元和调整单元；所述供电单元分别与处理器、pll时钟电路、比较电路、调整单元连接；所述pll时钟电路与调整单元连接，所述调整单元与处理器连接；所述处理器与环形振荡器连接，所述调整单元包括电压调整单元和频率调整单元；所述比较电路分别与环形振荡器、pll时钟电路连接；

所述供电单元用于提供第一电压，并使得处理器工作在第一电压；

所述pll时钟电路用于接收第一频率，根据第一频率生成第二频率，并将第二频率传输至处理器；

所述环形振荡器用于生成第三频率，所述第三频率为处理器工作在第一电压下环形振荡器对应的频率；

所述比较电路用于判断第二频率与第三频率是否符合，若是则保持处理器工作在第二频率，否则电压调整单元用于根据第二频率和第三频率的大小关系，对供电单元提供给处理器的电压进行调整，得到第二电压，并使得处理器工作在第二电压，以及频率调整单元用于根据第二频率和第三频率的大小关系，调整pll时钟电路输出频率，得到第四频率，并将第四频率传输至处理器；

所述环形振荡器用于生成第五频率，所述第五频率为处理器工作在第二电压下环形振荡器对应的频率；

所述比较电路用于判断第四频率与第五频率是否符合，若是则电压调整单元停止对供电单元提供给处理器的电压调整，保持处理器工作在第四频率；否则电压调整单元用于根据第四频率和第五频率的大小关系，对供电单元提供给处理器的电压进行调整，得到第三电压，并使得处理器工作在第三电压，以及频率调整单元用于根据第四频率和第五频率的大小关系，调整pll时钟电路输出频率，得到第六频率，并将第六频率传输至处理器；比较电路还用于重复判断步骤，直至调整后的pll时钟电路输出的频率与当前电压下环形振荡器的频率相符合。

进一步地，所述频率调整单元还用于在比较电路判定第二频率大于第三频率时，将第二频率降低至与第三频率相符合。

进一步地，所述pll时钟电路包括压控振荡器和鉴频鉴相器，所述频率调整单元包括两个与门电路和一个或门电路，频率调整单元用于将第二频率降低至与第三频率相符合包括：频率调整单元用于通过变频控制信号控制两个与门电路阻断鉴频鉴相器对电流源的控制，并通过或门电路接管对电流源的控制，将压控振荡器的控制电压下调，以使得压控振荡器输出的频率与第三频率相符合；所述压控振荡器为pll时钟电路对应的振荡器。

进一步地，所述第一频率和第二频率的数值相同。

进一步地，所述装置包括标识记录单元，所述标识记录单元用于在环形振荡器生成的频率与输出至处理器的频率的差值在第一预设差值以上时，记录该环形振荡器对应的标识信息。

进一步地，所述电压调整单元用于根据第二频率和第三频率的大小关系，对供电单元提供给处理器的电压进行调整包括：当比较电路判定第三频率大于第二频率时，电压调整单元按照预设梯度增大供电单元输出至处理器的电压。

发明人还提供了一种自适应电压频率调节方法，所述方法应用于自适应电压频率调节装置，所述装置包括处理器、pll时钟电路、比较电路、环形振荡器、供电单元和调整单元；所述供电单元分别与处理器、pll时钟电路、比较电路、调整单元连接；所述pll时钟电路与调整单元连接，所述调整单元与处理器连接；所述处理器与环形振荡器连接，所述调整单元包括电压调整单元和频率调整单元；所述比较电路分别与环形振荡器、pll时钟电路连接；所述方法包括以下步骤：

供电单元提供第一电压，并使得处理器工作在第一电压；

pll时钟电路用于接收第一频率，根据第一频率生成第二频率，并将第二频率传输至处理器；

环形振荡器用于生成第三频率，所述第三频率为处理器工作在第一电压下环形振荡器对应的频率；

比较电路判断第二频率与第三频率是否符合，若是则保持处理器工作在第二频率，否则电压调整单元根据第二频率和第三频率的大小关系，对供电单元提供给处理器的电压进行调整，得到第二电压，并使得处理器工作在第二电压，以及频率调整单元根据第二频率和第三频率的大小关系，调整pll时钟电路输出频率，得到第四频率，并将第四频率传输至处理器；

环形振荡器生成第五频率，所述第五频率为处理器工作在第二电压下环形振荡器对应的频率；

比较电路判断第四频率与第五频率是否符合，若是则电压调整单元停止对供电单元提供给处理器的电压调整，保持处理器工作在第四频率；否则电压调整单元根据第四频率和第五频率的大小关系，对供电单元提供给处理器的电压进行调整，得到第三电压，并使得处理器工作在第三电压，以及频率调整单元根据第四频率和第五频率的大小关系，调整pll时钟电路输出频率，得到第六频率，并将第六频率传输至处理器；重复判断步骤，直至调整后的pll时钟电路输出的频率与当前电压下环形振荡器的频率相符合。

进一步地，所述方法还包括：频率调整单元在比较电路判定第二频率大于第三频率时，将第二频率降低至与第三频率相符合。

进一步地，所述pll时钟电路包括压控振荡器和鉴频鉴相器，所述频率调整单元包括两个与门电路和一个或门电路，频率调整单元将第二频率降低至与第三频率相符合包括：频率调整单元通过变频控制信号控制两个与门电路阻断鉴频鉴相器对电流源的控制，并通过或门电路接管对电流源的控制，将压控振荡器的控制电压下调，以使得压控振荡器输出的频率与第三频率相符合；所述压控振荡器为pll时钟电路对应的振荡器。

进一步地，所述第一频率和第二频率的数值相同。

进一步地，所述装置包括标识记录单元，所述方法包括：标识记录单元在环形振荡器生成的频率与输出至处理器的频率的差值在第一预设差值以上时，记录该环形振荡器对应的标识信息。

进一步地，电压调整单元根据第二频率和第三频率的大小关系，对供电单元提供给处理器的电压进行调整包括：当比较电路判定第三频率大于第二频率时，电压调整单元按照预设梯度增大供电单元输出至处理器的电压。

本发明具有以下优点：采用本发明的方案后，系统软件只需要按性能需求设置asic/soc芯片的目标频率，当芯片供电电压未能满足目标频率需求时，本方案会自动的将工作频率调节至与当前芯片工艺、电源电压、温度相适应的频率上，并发出相应的控制信号调整电源模块输出电压，直到电源电压达到与目标频率相匹配。本方案不仅不会因为电源电压不足而导致数字逻辑错误，还会根据芯片工艺、电压、温度差异自动调整pll输出频率和电源电压，以此提高芯片的一致性、稳定性以及省去电源电压调整的等待时间，使芯片的频率调整更迅速，达到快速变频变压节省功耗的目的。

附图说明

图1为电路逻辑功耗的原理示意图；

图2为电路逻辑功耗的原理示意图；

图3为现有的基于dvs方法的电路结构图；

图4为现有的基于avs方法的电路结构图；

图5为本发明一实施方式涉及的自适应电压频率调节装置的结构示意图；

图6为本发明一实施方式涉及的自适应电压频率调节装置的电路示意图；

图7为本发明一实施方式涉及的自适应电压频率调节装置的电路展开示意图；

图8为本发明一实施方式涉及的自适应电压频率调节方法的流程图。

附图标记说明：

101、处理器；

111、环形振荡器；

102、pll时钟电路；112、压控振荡器；122、鉴频鉴相器；

103、比较电路；

104、供电单元；

105、调整单元；115、电压调整单元；125、频率调整单元；

106、标识记录单元。

具体实施方式

为详细说明技术方案的技术内容、构造特征、所实现目的及效果，以下结合具体实施例并配合附图详予说明。

为了便于说明，以下先对本发明涉及的一些名词进行定义：

1、处理器：为具有数据处理功能的电子元件，包括中央处理器(cpu)、图形处理器(gpu)、数字信号处理器(dsp)等。

2、环形振荡器(ringoscillator)：是由三个非门或更多奇数个非门输出端和输入端首尾相接，构成环状的器件。由奇数个反相器构成，反相器数量由“freset”配置(freset为大于3的基数)。若假设反相器的延时为t0，freset的配置为pn,，那么环形振荡器的总延时t＝pn·t0，振荡频率f＝1/(2·t)＝1/(2·pn·t0)。在本实施方式中，环形振荡器与处理器连接，可用于实时监测当前的处理器的频率。

3、pll时钟电路：即锁相环电路，是一种反馈控制电路，简称锁相环(pll，phase-lockedloop)。锁相环的特点是：利用外部输入的参考信号控制环路内部振荡信号的频率和相位。因锁相环可以实现输出信号频率对输入信号频率的自动跟踪，所以锁相环通常用于闭环跟踪电路。锁相环在工作的过程中，当输出信号的频率与输入信号的频率相等时，输出电压与输入电压保持固定的相位差值，即输出电压与输入电压的相位被锁住，这就是锁相环名称的由来。锁相环电路通常由鉴相鉴频器(pfd，phasefrequencydetector)、环路滤波器(lf，loopfilter)和压控振荡器(vco，voltagecontrolledoscillator)三部分组成。

4、双时钟、同步加/减计数器(synchronouscounterwithdualclock)：可以实现本发明调整单元和比较电路的功能，由加计数时钟和减计数时钟独立输入，借位和进位独立输出，可以异步重载预置数，后文简称“计数器”。

5、clkin：指原目标设备的工作时钟源，目标设备(即本发明中的处理器)可以是cpu、gpu、dsp等。

6、clkout：pll时钟电路接收源时钟(clkin)后，输出给目标设备的时钟，以便作为目标设备的新时钟源。

7、corevdd：连接到目标设备的供电网络(连接到芯片上供电网络)，为目标设备供电。

8、refvdd：由精度高、噪声小的ldo(lowdropoutregulator)提供，同时可以为pll时钟电路供电。

9、freset：用于配置环形振荡器中的反相器数量改变其输出频率。

10、preset：设置计数器的预置数。

11、rl：按这个时钟频率重新加载计数器的预置数。

12、ac：计数器加计数溢出时产生进位脉冲。

13、bs：计数器减计数溢出时产生借位脉冲。

如图5所示，为本发明一实施方式涉及的自适应电压频率调节装置的结构示意图。所述装置包括处理器101、pll时钟电路102、比较电路103、供电单元104和调整单元105；所述供电单元104分别与处理器101、pll时钟电路102、比较电路103、调整单元105连接；所述pll时钟电路102与调整单元105连接，所述调整单元105与处理器101连接；所述处理器101包括环形振荡器111，所述调整单元105包括电压调整单元115和频率调整单元125；所述比较电路103分别与环形振荡器111、pll时钟电路102连接；

所述供电单元104用于提供第一电压，并使得处理器工作在第一电压。在本实施方式中，所述第一电压的数值为处理器需要达到预期频率所对应的电压值。每一芯片在出厂设置时，一般有其对应的预期频率和预期电压，本发明是先将处理器的电压调节至预期电压，观察当前处理器的频率是否达到预期频率，若不符合再进行调节。同时，为了使得pll时钟电路可以正常工作，供电单元也需要对pll时钟电路施加电压，传输给pll时钟电路的电压值可以与处理器的预期电压相同，也可以不同，具体根据pll时钟电路的设计决定。

所述pll时钟电路102用于接收第一频率，根据第一频率生成第二频率，并将第二频率传输至处理器。所述第一频率是由外部时钟电路生成，传递给pll时钟电路的频率，例如其可以由系统晶振时钟生成。pll时钟电路接收第一频率后，将生成第二频率，为了便于后续计算调整，在本实施方式中，所述第一频率和第二频率的数值相同。

所述环形振荡器111用于生成第三频率，所述第三频率为处理器工作在第一电压下环形振荡器对应的频率。在本实施方式中，环形振荡器置于处理器内部，供电单元(即电源)提供给处理器的电压(即corevdd)不同，环形振荡器所生成的频率也对应不同。简言之，环形振荡器的频率与提供给处理器两端的电压一一对应，使得可以通过环形振荡器来实时监测当前处理器的工作频率。

所述比较电路103用于判断第二频率与第三频率是否符合，若是则保持处理器工作在第二频率，否则电压调整单元115用于根据第二频率和第三频率的大小关系，对供电单元提供给处理器的电压进行调整，得到第二电压，并使得处理器工作在第二电压，以及频率调整单元125用于根据第二频率和第三频率的大小关系，调整pll时钟电路输出频率，得到第四频率，并将第四频率传输至处理器。

在某些实施例中，判断两个频率之间是否符合包括：判断两个频率的差值是否位于预设的频率误差范围之内。例如比较电路在判断第二频率与第三频率是否符合时，若第二频率和第三频率的差值在预设的频率误差范围之内，则判定第二频率和第三频率符合，否则判定第二频率和第三频率不符合。当第二频率和第三频率相符合，说明pll时钟电路实际输出给处理器的频率符合处理器在预期电压下对应的频率，则不对当前处理器的工作频率进行调整，即保持处理器工作在第二频率。

在某些实施例中，所述频率调整单元125还用于在比较电路103判定第二频率大于第三频率时，将第二频率降低至与第三频率相符合。第二频率大于第三频率，说明处理器当前的工作频率达不到pll时钟电路输出给其频率的要求，若听之任之，容易导致处理器工作异常、出现死机现象。为了避免上述情况的发生，本发明在第二频率大于第三频率时，先下降pll时钟电路的输出频率，再对处理器两端的电压进行调节。

同时，为了进一步地提高pll时钟电路的变频速度，即在第二频率大于第三频率时，pll时钟电路可以快速地下降输出频率，以避免处理器工作异常，在本实施方式中，所述pll时钟电路包括压控振荡器和鉴频鉴相器，所述频率调整单元包括两个与门电路和一个或门电路，频率调整单元将将第二频率降低至与第三频率相符合可以采用以下方式实现：频率调整单元通过变频控制信号控制两个与门电路阻断鉴频鉴相器对电流源的控制，并通过或门电路接管对电流源的控制，将压控振荡器的控制电压下调，以使得压控振荡器输出的频率与第三频率相符合；所述压控振荡器为pll时钟电路对应的振荡器。

简言之，当控制信号(fastdown)为低电平时，鉴频鉴相器可以正常控制电流源，当控制信号为高电平时，鉴频/鉴相器对电流源的控制被两个“与”门阻断，而快速下变频控制信号可以经过“或”门控制电流源，使锁相环中压控振荡器(vco)的控制电压快速下降，从而使其输出频率快速降低。

当第二频率降低至与第三频率符合时，尽管保证了处理器工作不会异常，然而此时处理器是处于一个较低的频率下工作，并未达到预期频率，无法满足工作性能要求，而导致这一现象的原因是因为由于温度、工艺等因素影响，使得处理器工作在第一电压时并未达到预期频率要求，因而需要对处理器两端的电压进行调整。

在本实施方式中，比较电路103判定第二频率与第三频率不符合时，电压调整单元115用于根据第二频率和第三频率的大小关系，对供电单元提供给处理器的电压进行调整，得到第二电压，并使得处理器工作在第二电压，以及频率调整单元125用于根据第二频率和第三频率的大小关系，调整pll时钟电路输出频率，得到第四频率，并将第四频率传输至处理器。

具体地，所述电压调整单元用于根据第二频率和第三频率的大小关系，对供电单元提供给处理器的电压进行调整包括：当比较电路判定第三频率大于第二频率时，电压调整单元按照预设梯度增大供电单元输出至处理器的电压。通过按梯度增大处理器两端的电压，以使得处理器的工作频率(即环形振荡器所生成的频率)符合pll时钟电路输出频率的要求。

而后环形振荡器111用于生成第五频率，所述第五频率为处理器工作在第二电压下环形振荡器对应的频率。所述比较电路103用于判断第四频率与第五频率是否符合，若是则电压调整单元115停止对供电单元提供给处理器的电压调整，保持处理器工作在第四频率；否则电压调整单元115用于根据第四频率和第五频率的大小关系，对供电单元提供给处理器的电压进行调整，得到第三电压，并使得处理器工作在第三电压，以及频率调整单元用于根据第四频率和第五频率的大小关系，调整pll时钟电路输出频率，得到第六频率，并将第六频率传输至处理器。

比较电路103还用于重复判断步骤，直至调整后的pll时钟电路输出的频率与当前电压下环形振荡器的频率相符合。所述判断步骤是指将处理器两端电压重新调整后，环形振荡器对应生成的频率与pll时钟电路重新调整后的输出频率进行比较，比较两者是否相符合。简言之，就是对处理器进行调压、对pll时钟电路输出频率进行变频，通过两者的动态调整，最终使得处理器的工作频率与pll时钟电路输出频率相符合，达到自适应电压频率调节的目的。

芯片由于生成工艺的差异，有些残次品的性能将与实际相差甚远，对于这一部分残次品，即便对其的电压频率进行自适应调节，其也很能达到预期性能要求，比较稳妥的做法是进行直接淘汰处理，以节省测试资源。因而在本实施方式中，所述装置包括标识记录单元106，所述标识记录单元106用于在环形振荡器生成的频率与输出至处理器的频率的差值在第一预设差值以上时，记录该环形振荡器对应的标识信息。第一预设差值可以根据需要进行确定，当环形振荡器生成的频率与输出至处理器的频率的差值在第一预设差值以上，说明处理器在预期电压下所生成的频率与预期频率相距甚远，即芯片为残次品，因而对于这一部分芯片，标识记录单元将记录环形振荡器对应的标识信息，以便后续技术人员进行处理。所述标识信息为区分不同环形振荡器的识别信息，可以为字母、数字、汉字、字符串等。

如图6-7所示，在实际过程中，对于残次芯片的筛选可以采用以下方式实现：

步骤一：基于设计的处理器的预期频率设置freset(环形振荡器中反相器数量)，配置参数记录为pn，由此配置产生的实际的频率记为fn。

步骤二：系统晶振时钟产生clkin，设置clkin的频率与设计预期相同的频率记为：fr，即在符合设计预期的情况下:fn＝fr。

步骤三：计数器设计为n位，设置preset为计数器的中值，即：2^n-1，计数器的加计数取自本电路中pll时钟电路的输出，在控制信号处于低位(即fastdown＝0的情况下：fclkout＝fclkin＝fr，fclkout是指pll时钟电路输出给处理器的频率，fclkin是指pll时钟电路接收的频率。

步骤四：当工艺、电源或温度导致环形振荡器的振荡频率与设计预期不符时，存在以情况：

当|fr-fn|/fc≥2^n-1时，产生ac或bs信号，说明环形振荡器的实际输出频率低于或高于设计预期，也说明芯片的实际性能低于或高于设计预期，ac信号作为减小freset的信号，bs信号作为增大freset的信号，直到freset设置到不再产生ac或bs信号，此时的freset记为pt，于是我们可以得到当前芯片在工艺、电压、温度情况下与设计预期的性能偏差为pt/pn。

步骤五：通过计算pt/pn得到实际芯片性能与设计预期的性能偏差，将pt/pn与设定的误差值进行比较，对性能偏差较大的芯片进行过滤。

对于目标电源电压下处理器工作频率的自适应调节可以通过以下方式实现：

在设计上，环形振荡器与处理器(如cpu、dsp或gpu等)相邻或布置在相同区域，两者根据实际需要共享电源域，使环形振荡器的工艺、温度、工作电压最大限度的与处理器(如cpu、dsp或gpu)接近。工艺、电源或温度导致环形振荡器的振荡频率与设计预期的差异，存在以下三种情况：

实施例一：当(fr-fn)/fc≥2^n-1时，产生ac信号，说明环形振荡器的实际输出频率低于设计预期，也说明芯片的实际性能低于设计预期。ac信号作为fastdown信号快速降低pll的输出频率，使fclkout<fclkin，即让pll输出频率快速下降，并使fclkout与环形振荡器的频率相等；ac同时作为电源电压上调信号，相应的提高corevdd直到电压达到足以使计数器不再产生ac信号为止。

实施例二：当(fn-fr)/fc≥2^n-1时，产生bs信号，说明环形振荡器的实际输出频率高于预期频率，也说明芯片的实际性能高于预期，bs信号作为corevdd的下调信号直到计数器不再产生bs信号为止。

实施例三：当|fr-fn|/fc＜2^n-1时，不产生bs或ac信号，说明芯片实际性能符合设计预期，不需要调整频率和电压。

综上，在对芯片进行调试时，只需设定一个需要达到的预期频率，将clkin(pll时钟电路所接收的频率)设置到需要的频率即可，当工艺、电源或温度导致环形振荡器的振荡频率与设计预期存在偏差时，本装置可以对电压频率进行自适应调整，以满足处理器性能的需求。

如图8所示，为本发明一实施方式涉及的自适应电压频率调节方法的流程图。所述方法应用于自适应电压频率调节装置，所述装置包括处理器、pll时钟电路、比较电路、环形振荡器、供电单元和调整单元；所述供电单元分别与处理器、pll时钟电路、比较电路、调整单元连接；所述pll时钟电路与调整单元连接，所述调整单元与处理器连接；所述处理器与环形振荡器连接，所述调整单元包括电压调整单元和频率调整单元；所述比较电路分别与环形振荡器、pll时钟电路连接；所述方法包括以下步骤：

首先进入步骤s801供电单元提供第一电压，并使得处理器工作在第一电压。

而后进入步骤s802pll时钟电路用于接收第一频率，根据第一频率生成第二频率，并将第二频率传输至处理器。pll时钟电路接收第一频率后，将生成第二频率，为了便于后续计算调整，在本实施方式中，所述第一频率和第二频率的数值相同。

而后进入步骤s803环形振荡器用于生成第三频率。所述第三频率为处理器工作在第一电压下环形振荡器对应的频率。

而后进入步骤s804比较电路判断第二频率与第三频率是否符合，若是则进入步骤s805保持处理器工作在第二频率，否则进入步骤s806电压调整单元根据第二频率和第三频率的大小关系，对供电单元提供给处理器的电压进行调整，得到第二电压，并使得处理器工作在第二电压，以及频率调整单元根据第二频率和第三频率的大小关系，调整pll时钟电路输出频率，得到第四频率，并将第四频率传输至处理器。

而后进入步骤s807环形振荡器生成第五频率，所述第五频率为处理器工作在第二电压下环形振荡器对应的频率。

而后进入步骤s808比较电路判断第四频率与第五频率是否符合，若是则进入步骤s809电压调整单元停止对供电单元提供给处理器的电压调整，保持处理器工作在第四频率；否则进入步骤s810电压调整单元根据第四频率和第五频率的大小关系，对供电单元提供给处理器的电压进行调整，得到第三电压，并使得处理器工作在第三电压，以及频率调整单元根据第四频率和第五频率的大小关系，调整pll时钟电路输出频率，得到第六频率，并将第六频率传输至处理器。

而后进入步骤s811重复判断步骤，直至调整后的pll时钟电路输出的频率与当前电压下环形振荡器的频率相符合。所述判断步骤是指将处理器两端电压重新调整后，环形振荡器对应生成的频率与pll时钟电路重新调整后的输出频率进行比较，比较两者是否相符合。简言之，就是对处理器进行调压、对pll时钟电路输出频率进行变频，通过两者的动态调整，最终使得处理器的工作频率与pll时钟电路输出频率相符合，达到自适应电压频率调节的目的。

当第二频率大于第三频率时，说明处理器当前的工作频率达不到pll时钟电路输出给其频率的要求，若听之任之，容易导致处理器工作异常、出现死机现象。为了避免上述情况的发生，因而在本实施方式中，步骤s805或s806之前还包括步骤频率调整单元在比较电路判定第二频率大于第三频率时，将第二频率降低至与第三频率相符合。即先下降pll时钟电路的输出频率，再对处理器两端的电压进行调节，以防止处理器工作异常。

同时，为了进一步地提高pll时钟电路的变频速度，即在第二频率大于第三频率时，pll时钟电路可以快速地下降输出频率，以避免处理器工作异常，在本实施方式中，所述pll时钟电路包括压控振荡器和鉴频鉴相器，所述频率调整单元包括两个与门电路和一个或门电路，频率调整单元将第二频率降低至与第三频率相符合包括：频率调整单元通过变频控制信号控制两个与门电路阻断鉴频鉴相器对电流源的控制，并通过或门电路接管对电流源的控制，将压控振荡器的控制电压下调，以使得压控振荡器输出的频率与第三频率相符合；所述压控振荡器为pll时钟电路对应的振荡器。

简言之，当控制信号(fastdown)为低电平时，鉴频鉴相器可以正常控制电流源，当控制信号为高电平时，鉴频/鉴相器对电流源的控制被两个“与”门阻断，而快速下变频控制信号可以经过“或”门控制电流源，使锁相环中压控振荡器(vco)的控制电压快速下降，从而使其输出频率快速降低。

芯片由于生成工艺的差异，有些残次品的性能将与实际相差甚远，对于这一部分残次品，即便对其的电压频率进行自适应调节，其也很能达到预期性能要求，比较稳妥的做法是进行直接淘汰处理，以节省测试资源。因而在某些实施例中，所述装置包括标识记录单元，所述方法包括：标识记录单元在环形振荡器生成的频率与输出至处理器的频率的差值在第一预设差值以上时，记录该环形振荡器对应的标识信息。第一预设差值可以根据需要进行确定，当环形振荡器生成的频率与输出至处理器的频率的差值在第一预设差值以上，说明处理器在预期电压下所生成的频率与预期频率相距甚远，即芯片为残次品，因而对于这一部分芯片，标识记录单元将记录环形振荡器对应的标识信息，以便后续技术人员进行处理。所述标识信息为区分不同环形振荡器的识别信息，可以为字母、数字、汉字、字符串等。

在某些实施例中，电压调整单元根据第二频率和第三频率的大小关系，对供电单元提供给处理器的电压进行调整包括：当比较电路判定第三频率大于第二频率时，电压调整单元按照预设梯度增大供电单元输出至处理器的电压。通过按梯度增大处理器两端的电压，以使得处理器的工作频率(即环形振荡器所生成的频率)符合pll时钟电路输出频率的要求。

本发明具有以下优点：采用本发明的方案后，系统软件只需要按性能需求设置asic/soc芯片的目标频率，当芯片供电电压未能满足目标频率需求时，本方案会自动的将工作频率调节至与当前芯片工艺、电源电压、温度相适应的频率上，并发出相应的控制信号调整电源模块输出电压，直到电源电压达到与目标频率相匹配。本方案不仅不会因为电源电压不足而导致数字逻辑错误，还会根据芯片工艺、电压、温度差异自动调整pll输出频率和电源电压，以此提高芯片的一致性、稳定性以及省去电源电压调整的等待时间，使芯片的频率调整更迅速，达到快速变频变压节省功耗的目的。

需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者终端设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者终端设备所固有的要素。在没有更多限制的情况下，由语句“包括……”或“包含……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者终端设备中还存在另外的要素。此外，在本文中，“大于”、“小于”、“超过”等理解为不包括本数；“以上”、“以下”、“以内”等理解为包括本数。

本领域内的技术人员应明白，上述各实施例可提供为方法、装置、或计算机程序产品。这些实施例可采用完全硬件实施例、完全软件实施例、或结合软件和硬件方面的实施例的形式。上述各实施例涉及的方法中的全部或部分步骤可以通过程序来指令相关的硬件来完成，所述的程序可以存储于计算机设备可读取的存储介质中，用于执行上述各实施例方法所述的全部或部分步骤。所述计算机设备，包括但不限于：个人计算机、服务器、通用计算机、专用计算机、网络设备、嵌入式设备、可编程设备、智能移动终端、智能家居设备、穿戴式智能设备、车载智能设备等；所述的存储介质，包括但不限于：ram、rom、磁碟、磁带、光盘、闪存、u盘、移动硬盘、存储卡、记忆棒、网络服务器存储、网络云存储等。

上述各实施例是参照根据实施例所述的方法、设备(系统)、和计算机程序产品的流程图和/或方框图来描述的。应理解可由计算机程序指令实现流程图和/或方框图中的每一流程和/或方框、以及流程图和/或方框图中的流程和/或方框的结合。可提供这些计算机程序指令到计算机设备的处理器以产生一个机器，使得通过计算机设备的处理器执行的指令产生用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的装置。

这些计算机程序指令也可存储在能引导计算机设备以特定方式工作的计算机设备可读存储器中，使得存储在该计算机设备可读存储器中的指令产生包括指令装置的制造品，该指令装置实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能。

这些计算机程序指令也可装载到计算机设备上，使得在计算机设备上执行一系列操作步骤以产生计算机实现的处理，从而在计算机设备上执行的指令提供用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的步骤。

尽管已经对上述各实施例进行了描述，但本领域内的技术人员一旦得知了基本创造性概念，则可对这些实施例做出另外的变更和修改，所以以上所述仅为本发明的实施例，并非因此限制本发明的专利保护范围，凡是利用本发明说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本发明的专利保护范围之内。