使用时钟信号频率比较的输入/输出驱动器电路的电源电压补偿的制作方法

本公开整体涉及用于集成电路的输入/输出电路装置，更具体地，涉及为控制输入/输出驱动器电路的操作的电源电压补偿。

背景技术：

图1示出了在集成电路内使用的常规输入/输出(i/o)驱动器电路10的框图。i/o驱动器电路10为与经耦合的i/o块12(例如，输入/输出电路节点)相关联的输入信号和输出信号提供信号调节。i/o驱动器电路10包括用于分别在耦合到i/o块12的信号线路24上进行上拉和下拉的pmos驱动器20和nmos驱动器22。pmos驱动器20和nmos驱动器22响应于对i/o驱动器操作典型的使能信号pde和nde的断言而启用操作。pmos和nmos驱动器20和22被设计为在最佳操作状态(例如，当处理快，电源电压处于最大值，且温度低时)提供所需的驱动强度。然而，由于操作状态朝向更困难的参数(例如，当处理变慢时，电源电压开始下降，并且温度较高)移动，所以pmos驱动器20和nmos驱动器22不能够提供所需的驱动强度。为了解决这个问题，i/o驱动器电路10还包括补偿驱动器，以提供附加的驱动强度。补偿驱动器包括：pmos工艺和温度(pt)编码的补偿驱动器30、nmospt编码的补偿驱动器32、pmos电压(v)编码的补偿驱动器40、以及nmosv编码的补偿驱动器42。

pmospt编码的补偿驱动器30被配置为提供由数字pt-pmos补偿控制信号34控制的上拉驱动强度。例如，pmospt编码的补偿驱动器30可以包括多个并联连接的pmos晶体管。响应于数字pt-pmos补偿控制信号34的比特(例如，用于4比特二进制码的四个晶体管)，多个并联连接的pmos晶体管各自单独可控。由数字pt-pmos补偿控制信号启用的所包括的晶体管越多，则由pmospt编码的补偿驱动器30提供的上拉驱动强度补偿越大，并且因此整体i/o驱动电路10的上拉驱动强度越大。相反，由数字pt-pmos补偿控制信号34启用的这些晶体管的数量越少，则pmospt编码的补偿驱动器30的上拉驱动强度贡献越小，并且整体i/o驱动电路10的上拉驱动强度越小。

nmospt编码的补偿驱动器32被配置为提供由数字pt-nmos补偿控制信号36控制的下拉驱动强度。例如，nmospt编码的补偿驱动器32可以包括多个并联连接的nmos晶体管。响应于数字pt-nmos补偿控制信号36的比特(例如，用于4比特二进制码的四个晶体管)，多个并联连接的nmos晶体管各自单独可控。由数字pt-nmos补偿控制信号启用的所包括的晶体管越多，则由nmospt编码的补偿驱动器32提供的下拉驱动强度补偿越大，并且因此整体i/o驱动电路10的下拉驱动强度越大。相反，由数字pt-nmos补偿控制信号36启用的这些晶体管越少，则nmospt编码的补偿驱动器32的下拉驱动强度贡献越小，并且整体i/o驱动电路10的下拉驱动强度越小。

pmosv编码的补偿驱动器40被配置为提供由数字v-pmos补偿控制信号44控制的上拉驱动强度。例如，pmosv编码的补偿驱动器40可以包括多个并联连接的pmos晶体管。响应于数字v-pmos补偿控制信号44的比特(例如，用于3比特二进制码的三个晶体管)，多个并联连接的pmos晶体管各自独立可控。由数字v-pmos补偿控制信号启用的所包括的晶体管越多，则由pmosv编码的补偿驱动器40提供的上拉驱动强度补偿越大，并且因此整体i/o驱动电路10的上拉驱动强度越大。相反，由数字v-pmos补偿控制信号44启用的这些晶体管越少，则pmosv编码的补偿驱动器40的上拉驱动强度贡献越小，并且整体i/o驱动电路10的上拉驱动强度越小。

nmosv编码的补偿驱动器42被配置为提供由数字v-nmos补偿控制信号46控制的下拉驱动强度。例如，nmosv编码的补偿驱动器42可以包括多个并联连接的nmos晶体管。响应于数字v-nmos补偿控制信号46的比特(例如，用于3比特二进制码的三个晶体管)，多个并联连接的nmos晶体管各自单独可控。由数字v-nmos补偿控制信号启用的所包括的晶体管越多，则由nmosv编码的补偿驱动器42提供的下拉驱动强度补偿越大，并且因此整体i/o驱动电路10的下拉驱动强度越大。相反，由数字v-nmos补偿控制信号46启用的这些晶体管越少，则nmosv编码的补偿驱动器42的下拉驱动强度贡献越小，并且整体i/o驱动电路10的下拉驱动强度越小。

图2示出了包括i/o驱动器电路10和经耦合的i/o块12的集成电路裸片50的框图。i/o驱动器电路10和经耦合的i/o块12总体位于集成电路50的外围电路区域处。集成电路裸片50的核心电路区域52包括功能电路装置(例如，数字电路装置、存储器电路装置、数字处理电路装置、模拟处理电路装置等)。例如可以通过外围电路区域在所有侧面上包围(或者在多个侧面上大致包围)核心电路区域52。位于核心电路区域52内的集中的(或全局)操作状态补偿电路54包括工艺和温度(pt)变化感测电路56。pt变化感测电路56生成数字pt-pmos补偿控制信号34和数字pt-nmos补偿控制信号36(其信号代码值取决于诸如电路装置中的工艺变化的变量以及由于温度波动(可应用于所有或基本上所有的集成电路裸片)引起的性能变量)。美国专利号8,981,817(通过引用并入)教导了集中操作状态补偿电路54(称为pt单元)的示例实现。

虽然pt变化感测电路56通常相对于裸片50集中地实现，但是电压补偿在裸片的外围电路区域处更靠近i/o驱动器10被实现，并且因此涉及局部状态(即，局部适用于裸片的外围电路区域的状态)。然而，集中生成的参考电压(例如，模拟带隙电压)60由带隙电压发生器电路64生成，并且从裸片50的核心电路区域中的集中操作状态补偿电路54分配到裸片的外围电路区域。与裸片50的外围电路区域处的i/o驱动电路10相关联的局部电压(v)补偿电路62接收参考电压60，并生成数字v-pmos补偿控制信号44和数字v-nmos补偿控制信号46，其信号代码值取决于外围电路区域处的i/o驱动电路10的局部电压状态。美国专利号8,981,817(通过引用并入)教导了局部电压补偿电路62(称为v单元)的示例实现。

技术实现要素：

在一个实施例中，输入/输出驱动电路包括：第一驱动电路，被配置为在输入/输出节点处生成输入/输出驱动信号；第二驱动电路，被配置为响应于根据第一时钟信号和第二时钟信号的经测量的频率差而生成的局部电压补偿信号来改变输入/输出驱动信号的驱动，第一时钟信号是响应于针对输入/输出驱动电路的电源电压来生成的，第二时钟信号是响应于固定带隙参考电压来生成的；以及第三驱动电路，被配置为响应于根据工艺和温度变化而生成的集中操作状态补偿信号来改变输入/输出驱动信号的驱动。

在一个实施例中，集成电路包括：操作状态补偿电路，被配置为生成工艺和温度变化数字补偿信号；电压补偿电路，根据响应于经受电压变化的电源电压而生成的第一时钟信号与响应于固定带隙参考电压而生成的第二时钟信号之间的经测量的频率差来生成电压变化数字补偿信号；以及输入/输出驱动电路，被配置为响应于工艺和温度变化数字补偿信号以及电压变化数字补偿信号来生成输入/输出驱动信号。

在一个实施例中，方法包括：感测集成电路中的工艺和温度变化操作状态；响应于所感测的工艺和温度变化操作状态来生成工艺和温度补偿信号；通过测量响应于经受电压变化的电源电压而生成的第一时钟信号与响应于固定带隙参考电压而生成的第二时钟信号之间的频率差，感测影响所述集成电路的输入/输出电路的操作的电压变化操作状态；响应于所测量的频率差来生成电压补偿信号；以及响应于工艺和温度补偿信号以及电压补偿信号来改变所述输入/输出电路的操作。

在一个实施例中，方法包括：感测全局可应用于集成电路裸片的工艺和温度变化操作状态并生成全局工艺和温度补偿信号；感测局部适用于集成电路裸片内的输入/输出电路的电压变化操作状态，并生成局部电压补偿信号，其中根据响应于经受电压变化的电源电压而生成的第一时钟信号和响应于固定带隙参考电压而生成的第二时钟信号之间的经测量的频率差来生成局部电压操作状态；以及响应于全局工艺和温度补偿信号以及响应于局部电压补偿信号来改变所述输入/输出电路的操作。

从以下结合附图对实施例的详细描述中，本公开的前述和其他特征和优点将变得更加明显。详细描述和附图仅仅是对本公开的示例，而不是限制由所附权利要求及其等同物限定的本发明的范围。

附图说明

在附图中通过示例的方式示出了实施例，附图不一定按比例绘制，其中相同的附图标记指示相同的部分，其中：

图1示出了现有技术的输入/输出(i/o)驱动电路的框图；

图2示出了包括图1的i/o驱动电路、以及集中(基于核心电路区域)工艺和温度(pt)补偿、与局部(基于外围电路区域)电压(v)补偿的现有技术集成电路裸片的框图；

图3示出了包括图1的i/o驱动电路、以及集中(基于核心电路区域)工艺和温度(pt)补偿、与局部(基于外围电路区域)电压(v)补偿的集成电路裸片的框图；

图4示出了在图3的裸片的外围电路区域内使用的局部电压补偿电路的框图；

图5示出了用于示例pmosv编码的补偿驱动器和nmosv编码的补偿驱动器的电路图；

图6示出了图4的局部电压补偿电路的示例电路实现；以及

图7示出了外围电路区域中的输入/输出电路的不同电源电压的第二计数值输出的变化。

具体实施方式

现在参考图3示出了包括图1的i/o驱动电路、以及集中(全局的，基于核心电路区域)工艺和温度(pt)补偿、与局部(基于外围电路区域)电压(v)补偿的集成电路裸片的框图。相同的附图标记表示相同或类似的组件。图3的框图与图2的框图的不同之处在于局部电压补偿的实现。集中生成的参考时钟信号160由具有裸片50的核心电路区域的振荡器电路164生成，并从集中操作状态补偿电路54分配到裸片50的外围电路区域。振荡器电路164由固定带隙参考电压发生器电路(bg)供电，固定带隙参考电压发生器电路(bg)例如用于为核心电路区域内的电路供电。与裸片50的外围电路区域处的i/o驱动电路10相关联的局部电压(v)补偿电路162接收参考时钟信号160，并生成数字v-pmos补偿控制信号44和数字v-nmos补偿控制信号46，其信号代码值取决于外围电路区域内的i/o驱动电路10的局部电压状态。

现在参考图4示出了局部电压补偿电路162的框图。裸片50的外围电路区域中的局部振荡器电路170用于生成局部时钟信号clocal，局部时钟信号clocal具有取决于用于i/o驱动电路10的局部电源电压的频率。电压补偿电路162还从裸片50的核心电路区域接收集中生成的参考时钟信号160，其被称为主时钟信号cmain，具有与局部电源电压无关的频率。频率比较器电路172将局部时钟信号clocal的频率与主时钟信号cmain的频率进行比较。该比较的结果(指示频率差)由数字电路174处理，以生成数字v-pmos补偿控制信号44和数字v-nmos补偿控制信号46。

图5示出了用于示例pmosv编码的补偿驱动器40和nmosv编码的补偿驱动器42的电路图。pmosv编码的补偿驱动器40包括多个电流路径，其中每个电流路径由pmos晶体管的源极-漏极路径形成。电流路径中的每个pmos晶体管具有栅极端子，栅极端子由对应于数字v-pmos补偿控制信号44的一个比特的栅极信号驱动。pmos晶体管的源极端子耦合到用于i/o驱动电路10的电源电压vi/o，并且其漏极端子耦合到信号线路24。nmosv编码的补偿驱动器42包括多个电流路径，其中每个电流路径由nmos晶体管的源极-漏极路径形成。电流路径中的每个nmos晶体管具有栅极端子，栅极端子由对应于数字v-nmos补偿控制信号46的一个比特的栅极信号驱动。nmos晶体管的源极端子耦合到用于i/o驱动电路10的接地节点，并且其漏极端子耦合到信号线路24。

pmosv编码的补偿驱动器40中的pmos晶体管和nmosv编码的补偿驱动器42中的nmos晶体管被配置为具有根据二进制加权分布的尺寸(即，w/l特性)。作为示例，第一晶体管(由数字补偿控制信号的最低有效比特(lsb)驱动的栅极)将具有权重w，第二晶体管将具有权重2*w，并且第三晶体管(由数字补偿控制信号的最高有效比特(msb)驱动的栅极)将具有权重4*w。如图5进一步所示，pmosv编码的补偿驱动器40和nmosv编码的补偿驱动器42中的每一个还包括用于提取/汇集独立于数字补偿控制信号的固定电流的第四晶体管。第四晶体管的栅极被单独地偏置。

图6示出了用于局部电压补偿电路162的示例电路实现。用于i/o驱动电路10的电源电压vi/o被施加到电阻分压器电路180，以生成振荡器电源电压vo。局部振荡器电路170生成其频率取决于振荡器电源电压vo的局部时钟信号clocal。使用第一计数器电路182和第二计数器电路184来实现频率比较器电路172。第一计数器电路182接收集中(核心电路区域)生成的参考时钟信号160(主时钟信号cmain)，并且第二计数器电路184接收局部生成的时钟信号clocal，其中当第一计数器电路的计数值超过计数阈值时，第一计数器电路182断言重置信号。重置信号被施加到第二计数器电路184，第二计数器电路184通过禁用进一步增加并冻结用于输出到数字电路174的计数值来响应重置信号的断言，该计数值指示两个时钟信号之间的频率差。数字电路174用于将计数值的十进制值转换为三比特二进制值。

频率比较器电路172操作如下：a)第一计数器电路182和第二计数器电路184的计数值被设置为零；b)响应于局部时钟信号clocal的周期，第二计数器电路184从十进制值零开始增加第二计数值-局部时钟信号clocal的频率取决于振荡器电源电压vo；c)响应于主时钟信号cmain的周期，第一计数器电路182增加第一计数值-主时钟信号cmain的频率取决于带隙电压；d)当第一计数器电路的第一计数值超过计数阈值时(例如，当第一计数器电路182溢出时)，断言重置信号；e)第二计数器电路184通过冻结(即，禁用进一步增加)计数值来响应重置信号的断言；f)然后通过数字电路174处理冻结的第二计数器电路184中的计数的十进制值，以生成用于数字v-pmos补偿控制信号44和数字v-nmos补偿控制信号46的二进制码值。

在一个实施例中，计数阈值是第一计数器电路182的最大计数值。因此，当第一计数器电路182溢出时，重置信号被断言。然而，应当理解，可以替代地使用小于溢出值的阈值。

第一计数器电路182可以被实现为n比特计数器，并且第二计数器电路184可以被实现为m比特计数器，其中m和n彼此不相等。在一个实施例中，m>n。

在一个优选实现中，用于振荡器164和振荡器170的电路彼此相同(例如，两者都是具有相同电路实现的环式振荡器电路)。其操作与输出时钟信号的差主要取决于为振荡器164供电的带隙电压与为振荡器170供电的电源电压vo之间的差。

图7示出了响应于用于i/o驱动电路10的电源电压vi/o的不同电平的重置信号的断言，从第二计数器电路184输出的第二计数值的变化。在该示例中，使用相同的主时钟信号cmain，并且因此在同一时间点处生成重置信号。响应于重置信号的断言而从第二计数器电路184输出的第二计数值14被用于电源电压vi/o电平，电源电压vi/o电平等于具有局部时钟信号clocal的相对较慢频率的相对较小值(例如，1.6v)。响应于重置信号的断言从第二计数器电路184输出的第二计数值20被用于电源电压vi/o电平，电源电压vi/o电平等于具有局部时钟信号clocal的中间频率的中间值(例如，1.75)。响应于重置信号的断言从第二计数器电路184输出的第三计数值29被用于电源电压vi/o电平，电源电压vi/o电平具有局部时钟信号clocal的相对较快频率的相对较大值(例如2.0v)。从图7所示的计数可以看出，局部时钟信号clocal的频率与电源电压vi/o电平成比例。

数字电路174例如可以包括二进制码发生器(bcg)电路，二进制码发生器(bcg)电路可操作为响应于第二计数值生成用于数字v-pmos补偿控制信号44和数字v-nmos补偿控制信号46的码值。码值表示由i/o驱动电路10中的pmosv编码的补偿驱动器40和nmosv编码的补偿驱动器42提供的补偿电平。二进制值驱动图5所示的二进制加权晶体管的操作。对于图7的示例：14的十进制计数值例如可以由数字电路174的bcg电路转换为三比特二进制值<111>(以<lsb…msb>的格式)，用于数字v-pmos补偿控制信号44和数字v-nmos补偿控制信号46；20的十进制计数值例如可以由数字电路174的bcg电路转换为三比特二进制值<001>，用于数字v-pmos补偿控制信号44和数字v-nmos补偿控制信号46；并且29的十进制计数值例如可以由数字电路174的bcg电路转换为三比特二进制值“000”，用于数字v-pmos补偿控制信号44和数字v-nmos补偿控制信号46。

使用驱动器40和42的i/o驱动强度的附加补偿将仅针对i/o电源电压变化被激活。上拉晶体管和下拉晶体管的致动(图5)取决于i/o电源电压变化和i/o驱动强度受控变化所需的值。例如，对于高于带隙电源电压的i/o电源电压而言，针对数字v-pmos补偿控制信号44和数字v-nmos补偿控制信号46的二进制码值可以是<000>，这表示驱动器40和42中没有二进制加权分支被激活。对于等于带隙电压的典型i/o电源电压而言，针对数字v-pmos补偿控制信号44和数字v-nmos补偿控制信号46的二进制码值可以是<001>，这表示驱动器40和42中仅msb二进制加权分支被激活。对于低于带隙电压的i/o电源电压，针对数字v-pmos补偿控制信号44和数字v-nmos补偿控制信号46的二进制码值可以是<111>，这表示驱动器40和42中所有二进制加权分支被激活。

前面的描述已经通过示例性和非限制性的示例的方式提供了本发明的一个或多个示例性实施例的完整和详实的描述。然而，鉴于前面的描述，当结合附图和所附权利要求阅读时，各种修改和变化对于相关领域的技术人员来说可以变得显而易见。然而，本发明的教导的所有这些和类似的修改仍将落在如所附权利要求所限定的本发明的范围内。