本公开涉及半导体装置且更确切来说涉及能够达成输入电压域与输出电压域之间的增大电压差的电平位移器半导体装置。
背景技术：
电平位移器是能够在第一电压域中接收数字输入信号且在第二电压域中输出对应数字信号的半导体装置。第二电压域可高于或低于第一电压域。通常，在电路中具有不同电压需求的电路部分之间利用此电平位移器。以此方式，能够在较低电压域中操作的电路部分在所述较低电压域下操作，且被要求在较高电压域下操作的电路部分可在所述较高电压域内操作。电平位移器与两个电路部分介接，因此其可彼此通信。
技术实现要素：
本发明的实施例涉及一种电平位移器，其包括：输入端，其在输入电压域中操作；反相器电路，其在所述输入电压域中操作用于使输入信号反相以产生经反相的输入信号；中间电路，其在中间电压域中操作用于产生中间信号；输出缓冲器电路，其用于至少部分基于所述经反相的输入信号及所述中间信号而产生输出信号；及输出端，其用于在输出电压域中输出输出信号。
本发明的实施例涉及一种电平位移器，其包括：反相器电路，其在输入电压域中操作用于使输入信号反相以产生经反相的输入信号；中间电路，其用于接收所述输入信号且在中间电压域中产生中间信号，所述中间电路包括两个下拉nmos晶体管、两个交叉耦合pmos晶体管及所述下拉nmos晶体管与所述交叉耦合pmos晶体管之间的堆叠式pmos晶体管；及输出缓冲器电路，其用于至少部分基于所述经反相的输入信号及所述中间信号而在输出电压域中产生输出信号，所述输出缓冲器电路包括至少两个输入端、两个堆叠式pmos晶体管及nmos晶体管。
本发明的实施例涉及一种用于操作电平位移器的方法，其包括：在输入电压域中接收输入信号；通过使所述输入信号反相而在所述输入电压域中产生第一中间信号；在中间电压域中产生第二中间信号；及至少部分基于所述第一中间信号及所述第二中间信号而在输出电压域中产生输出信号。
附图说明
在结合附图阅读时，从下文详细描述最优选地理解本公开的方面。应注意，根据标准工业实践，各个装置未按比例绘制。事实上，为了清晰论述起见，可任意地增大或减小各个装置的尺寸。
图1是根据一些实施例的电平位移器的实例的框图。
图2是根据一些实施例的电平位移器的第一实例的示意图。
图3是根据一些实施例的电平位移器的第二实例的示意图。
图4是根据一些实施例的电平位移器的第三实例的示意图。
图5是根据一些实施例的电平位移器的第四实例的示意图。
图6是绘示根据一些实施例的电平位移器的操作的流程图。
具体实施方式
下文公开提供用于实施所提供标的物的不同特征的诸多不同实施例或实例。下文描述组件及布置的特定实例以简化本公开。当然，此些仅为实例且并不打算限制。例如，在下文描述中，使第一装置形成于第二装置上方或上可包含其中使所述第一装置及所述第二装置形成为直接接触的实施例，且还可包含其中可在所述第一装置与所述第二装置之间形成额外装置，使得所述第一装置及所述第二装置可不直接接触的实施例。另外，本公开可在各个实例中重复元件符号及/或字母。此重复用于简化及清晰的目的且自身不指示所论述的各项实施例及/或配置之间的关系。
电平位移器是能够在第一电压域中接收数字输入信号且在第二电压域中输出对应数字信号的半导体装置。第二电压域可高于或低于第一电压域。在电路中具有不同电压需求的电路部分之间利用此电平位移器，其中使用晶体管的配置来执行所期望位移。以此方式，容许能够在较低电压域中操作的电路部分在所述较低电压域下操作，且被要求在较高电压域下操作的电路部分可在所述较高电压域内操作。电平位移器与两个电路部分介接，因此其可彼此通信。在充当接口时，电平位移器可被提及从输入电压域(例如，从av到bv操作的电压域)位移到输出电压域(例如，从xv到yv操作的电压域)。
电平位移器易受数个限制影响。例如，输入电压域与输出电压域之间的差(例如，a到x之间的差及b到y之间的差)的量值通常由于电平位移器晶体管及其特性的各种限制而限于特定范围。另外，由于输入信号在到达输出端之前切换穿过的数个晶体管，因此存在与电平位移器装置相关联的延迟。例如，与电平位移器相关联的典型延迟可为三(3)栅极延迟。此外，电平位移器的一些实施例在操作期间遭受泄漏电流，此增大电平位移器的功率消耗。
可使用各种类型的半导体装置(例如，mosfet、cmos等)实施本文中描述的电平位移器装置，在一些实施例中所述半导体装置达成输入电压域与输出电压域之间的增大电压差、电平位移操作的增大速度及减小的泄漏电流的一或多个的各种组合。在一些实施例中，可通过使用在较低电压域与较高电压域之间的中间电压域中操作的中间电路而达成此些优点的一或多个，如下文更详细描述。
图1是根据一些实施例的电平位移器的实例的框图。如图1中绘示，电平位移器100包含输入端(in)及输出端(out)。输入信号是在输入电压域(vdd)中且输出信号是在输出电压域(vddm)中。如前文论述，输入电压域(vdd)可高于或低于输出电压域(vddm)。在图1的实施例中，输出电压域(vddm)高于输入电压域(vdd)。
如本文中描述，in处的输入信号及out处的输出信号是数字信号。据此，所述信号具有逻辑低值(例如，0伏特)及逻辑高值(例如，3伏特)。在输入电压域(vdd)中，逻辑高电压可为vdd伏特。在输出电压域(vddm)中，逻辑高电压可为vddm伏特。
图1中绘示的电平位移器100包含反相器电路101，所述反相器电路101在输入电压域(vdd)中操作用于使输入信号反相以产生经反相的输入信号inb。电平位移器100还包含中间电路102，所述中间电路102用于接收输入信号in且在中间电压域(vint)中产生中间信号outb。反相器电路101的输出inb也是到中间电路102的输入。中间信号outb及经反相的输入信号inb是到输出缓冲器电路103的输入，所述输出缓冲器电路103用于至少部分基于经反相的输入信号inb及中间信号outb而在输出电压域中产生输出信号out。如所绘示，可由输入电压域(vdd)操作反相器电路101，且可由输出电压域(vddm)操作输出缓冲器电路103。可由输入电压域(vdd)与输出电压域(vddm)之间的中间电压vint操作中间电路102。在实施例中，中间电压可稍小于输出电压(vddm)(例如，与vdd相比更接近于vddm)。在一些实施例中，可通过将电压降施加到输出电压(vddm)而产生中间电压(vint)。
图2是根据一些实施例的电平位移器的第一实例的示意图。如图2中绘示，电平位移器200包含输入端(in)及输出端(out)。电平位移器200可为对应于图1中的电平位移器100的框图的电路图。输入信号是在输入电压域(vdd)中且输出信号是在输出电压域(vddm)中。如前文论述，输入电压域(vdd)可高于或低于输出电压域(vddm)。在图2的实施例中，输出电压域(vddm)高于输入电压域(vdd)。
如本文中描述，in处的输入信号及out处的输出信号是数字信号。据此，所述信号具有逻辑低值(例如，0伏特)及逻辑高值(例如，3伏特)。在输入电压域(vdd)中，逻辑高电压可为vdd伏特。在输出电压域(vddm)中，逻辑高电压可为vddm伏特。
如图2中绘示，使用互补式金属氧化物半导体(cmos)技术(例如，nmos及pmos晶体管)来实施电平位移器200。在操作中，cmos晶体管如同开关般操作(在on状态中，开关闭合且在off状态中，开关断开)。对于nmos晶体管(例如，mn1、mn2、mn3)，当超过nmos晶体管的阈值电压(vth)的电压经施加到栅极时，nmos晶体管导通且电流通过源极与漏极之间，否则，nmos晶体管关断且阻止电流通过所述源极与所述漏极之间。在pmos晶体管(例如，mp1、mp2、mp3、mp4、mp5、mp6)的情况下，当超过pmos晶体管的阈值电压(vth)的电压经施加到栅极时，pmos晶体管关断且阻止电流通过源极与漏极之间，否则，pmos晶体管导通且电流通过源极与漏极之间。
电平位移器200包含在vdd电压域中操作的反相器inv101。电平位移器200还包含中间电路102，所述中间电路102接着包含两个下拉nmos晶体管(mn1、mn2)、两个交叉耦合pmos晶体管(mp1、mp2)及所述下拉nmos晶体管(mn1、mn2)与所述交叉耦合pmos晶体管(mp1、mp2)之间的堆叠式pmos晶体管(mp3、mp4)。晶体管mp1、mp2、mp3、mp4、mn1及mn2在vdd与vddm之间的中间电压域中操作。在一些实施例中，此些晶体管可组成中间电路102，例如图1中描述的中间电路。如所绘示，电压vddm经施加到电压降电路vdc，所述电压降电路vdc经配置以使经施加到mp1及mp2的电压下降到小于vddm的电压。在一些实施例中，电压降可小于电平位移器200中绘示的晶体管的一或多个的阈值电压(例如，小于或等于mp5的阈值电压)。电平位移器200进一步包括输出缓冲器电路103，所述输出缓冲器电路103包含两个堆叠式pmos晶体管(mp5、mp6)及nmos晶体管(mn3)。输出缓冲器电路103在vddm电压域中操作。
在图2中，中间信号outb经耦合到mp5的栅极且中间信号inb经耦合到mp6及mn3的输入端。在一些实施例中，mp5的阈值电压可大于由电压降电路vdc产生的电压降。如下文更详细论述，可以众多方式实施电压降电路vdc(例如，调节器、经配置为二极管的pmos装置或经配置为二极管的nmos装置)。
在操作中，将in处的输入信号发送到反相器inv101且到mn1及mp3。如果in处的输入信号是逻辑低值(例如，0伏特)，反相器inv101的输出是逻辑高值(例如，vdd伏特)，那么mn1保持关断且mp3导通。反相器inv101的输出引起nmos晶体管mn2导通且因此，逻辑低电压经施加到mp1且mp1导通。由于mp1及mp3两者都导通，outb处的电压是中间电压(vddm减去由电压降电路引起的电压降)。outb的逻辑高值引起mp5关断且inb的逻辑高值引起mp6保持关断而mn3导通。因此，输出端out处的电压相同于输入端in处的电压(例如，0伏特)。
如果输入端in处的输入信号是逻辑高值(例如，vdd伏特)，反相器inv101的输出是逻辑低值(例如，0伏特)，那么mn1导通且mp3关断。因此，中间信号outb及inb两者都是逻辑低值(例如，0伏特)。此引起mp5及mp6导通而mn3关断。因此，输出端out处的电压是逻辑高值(例如，vddm伏特)。
在一些实施例中，为了减小泄漏电流，mp5的阈值电压(vth)可经选择为大于电压降电路vdc的电压降。因此，当outb是逻辑高值时的中间电压(vddm减去电压降)能够完全关断mp5，因为中间电压保持大于mp5的阈值电压(vth)。
在一些实施例中，mp1、mp2、mp3及mp4的阈值电压可相同于或低于mn1及mn2的阈值电压。在一些实施例中，可期望尽可能多地增大mn1及mn2的阈值电压。确切来说，此配置使mn1及mn2在转变到逻辑高值时使mn1及mn2保持关断达较长时间量且在mn1及mn2转变到逻辑低值时允许mn1及mn2更快关断。通过使mn1及mn2到导通状态的此些转变延迟，电平位移器遭受减小的泄漏电流，这是因为在转变期间电流流动通过mn1及mn2到接地的时间较少。
在一些实施例中，可利用晶体管mp6来阻止vddm与接地之间的dc电流。例如，当in处的输入信号从逻辑高值转变到逻辑低值时，inb信号转变到逻辑高值比outb信号转变到逻辑高值更快。此外，当输入信号in从逻辑高值转变到逻辑低值时，信号inb转变到逻辑高值。此关断mp6，阻止电流从vddm流动到接地，即便mp5可能仍导通。如从上文论述可理解，电平位移器200的操作取决于输入信号(in)的值而不同。当输入信号从逻辑高值变为逻辑低值时，inb的栅极延迟归因于反相器(inv101)的一(1)栅极延迟。即，当in电压处的输入信号减小到低于反相器电路inv101中的晶体管的阈值电压(vth)时，信号inb变为逻辑高值(例如，vdd伏特)且此转变的延迟仅为一(1)栅极延迟。当输入信号从逻辑高值变为逻辑低值时，outb的栅极延迟归因于反相器inv101、mn2及mp1的三(3)栅极延迟。即，当输入信号电压减小到低于反相器电路inv101中的晶体管的阈值电压(vth)时，信号inb变为逻辑高值(例如，vdd伏特)，mn2导通且将mn2的漏极(或mp1的栅极)拉到mn2的源极处的逻辑低值(接地)，此导通mp1。由于mp3及mp1导通，因此outb转变到mp1的源极处的逻辑高值(即，mp1的源极电压等于中间电压)。此导致inv101、mn2及mp1的总计三(3)栅极延迟。因此，mp5不关断直到三(3)栅极延迟以后，且mp6使电压vddm与mn3的源极处的接地分离。
如上文描述，当输入信号(in)从高值转变到低值时，归因于电平位移器200的栅极延迟是三(3)栅极延迟。然而，当输入信号(in)从低值转变到高值时，栅极延迟是两(2)栅极延迟(晶体管mn1导通，使得outb被拉到mn1的源极处的逻辑低值(接地))。接着，输出缓冲器103将out处的输出值切换到mp5的源极处的逻辑高值(vddm)。据此，在一些实施例中，电平位移器200的总栅极延迟可小于三(3)栅极延迟(例如，2.5栅极延迟，其等于3栅极延迟及2栅极延迟的平均值)。
在实例性实施例中，电平位移器200可在各种vdd/vddm范围中操作。例如，在一些实施例中，vdd可在0.33伏特与1.115伏特之间且vddm可在0.6伏特与1.15伏特之间。在实施例中，vdd及vddm可为此些vdd及vddm值的各种组合的任一个，包含例如小于0.5伏特的vdd及大于0.9伏特的vddm。
图3是根据一些实施例的电平位移器的第二实例的示意图。图3中的电平位移器300大体上类似于图2中的电平位移器200，惟outb信号经连接到mp6及mn3(而非mp5)且inb信号经连接到mp5(而非mp6及mn3)除外。在操作中，电平位移器300以类似于上文描述的所述方式的方式操作，惟输出缓冲器103的操作是相反的除外。据此，当outb是逻辑低值时，mp6导通，mn3关断且当outb是逻辑高值时，mp6关断且mn3导通。当inb是逻辑低值时，mp5导通且当inb是逻辑高值时，mp5关断。总的来说，电平位移器电路300相同于关于图2描述的电平位移器电路200而运作。
图4是根据一些实施例的电平位移器的第三实例的示意图。图4中的电平位移器400大体上类似于图2中的电平位移器200，惟用pmos晶体管mph取代电压降电路vdc除外。如所绘示，pmos晶体管的栅极经耦合到晶体管的漏极以产生双连接二极管。此mph配置引起跨mph的大体上等于mph的阈值电压(vth)的电压降。据此，电平位移器400中的中间电压是vddm减去mph的vth。在一些实施例中，mph的阈值电压(vth)小于mp5的阈值电压。
图5是根据一些实施例的电平位移器的第四实例的示意图。图5中的电平位移器500大体上类似于图4中的电平位移器400，惟如同在图3中绘示的实施例中，outb信号经连接到mp6及mn3(而非mp5)且inb信号经连接到mp5(而非mp6及mn3)除外。据此，类似于图3中的操作，在操作中，电平位移器500以类似于上文描述的所述方式的方式操作，惟输出缓冲器103的操作是相反的除外。据此，当outb是逻辑低值时，mp6导通，mn3关断且当outb是逻辑高值时，mp6关断且mn3导通。在inb是逻辑低值时，mp5导通且当inb是逻辑高值时，mp5关断。
图6是绘示根据一些实施例的电平位移器的操作的流程图。在操作601中，电平位移器100在输入端in处接收输入信号。输入电压信号是在输入电压域(例如，vdd)中。在操作602中，电平位移器100通过使输入信号反相而在输入电压域(例如，vdd)中产生第一中间信号inb。在一些实施例中，可利用反相器(101，inv)来使输入信号反相且输出inb。在操作603中，电平位移器100在中间电压域(例如，vddm减去电压降)中产生第二中间信号outb。在一些实施例中，用于产生第二中间信号的电平位移器100的部分可包含中间电路102，所述中间电路102包括两个下拉nmos晶体管(mn1、mn2)、两个交叉耦合pmos晶体管(mp1、mp2)及所述下拉nmos晶体管(mn1、mn2)与所述交叉耦合pmos晶体管(mp1、mp2)之间的堆叠式pmos晶体管(mp3、mp4)。晶体管mp1、mp2、mp3、mp4、mn1及mn2是在中间电压域(vint)中操作。在操作604中，电平位移器100在out处使用第一中间信号inb及第二中间信号outb而在输出电压域(例如，vddm)中产生输出信号。在一些实施例中，用于产生输出信号的电平位移器100的部分可为输出缓冲器电路103，所述缓冲器电路103包括两个堆叠式pmos晶体管(mp5、mp6)及nmos晶体管(mn3)。缓冲器电路103在vddm电压域中操作。
本文中描述的一些实施例可包含一种电平位移器，其包括：输入端，其在输入电压域中操作；及输出端，其用于在输出电压域中输出输出信号。所述电平位移器进一步包含反相器电路，所述反相器电路在所述输入电压域中操作用于使输入信号反相以产生经反相的输入信号。所述电平位移器还包含中间电路，所述中间电路在中间电压域中操作用于产生中间信号。输出缓冲器电路至少部分基于所述经反相的输入信号及所述中间信号而产生所述输出信号。
本文中描述的实施例可包含一种电平位移器，其包含：反相器电路、中间电路及输出缓冲器电路。所述反相器电路在输入电压域中操作用于使输入信号反相以产生经反相的输入信号。所述中间电路接收所述输入信号且在中间电压域中产生中间信号。所述中间电路包括两个下拉nmos晶体管、两个交叉耦合pmos晶体管及所述下拉nmos晶体管与所述交叉耦合pmos晶体管之间的堆叠式pmos晶体管。所述电平位移器还包含输出缓冲器电路，所述输出缓冲器电路用于至少部分基于所述经反相的输入信号及所述中间信号而在输出电压域中产生输出信号。所述输出缓冲器电路包括至少两个输入端、两个堆叠式pmos晶体管及nmos晶体管。
本文中描述的一些实施例可包含一种用于操作电平位移器的方法，其包括：在输入电压域中接收输入信号；及通过使所述输入信号反相而在所述输入电压域中产生第一中间信号。所述方法进一步包含在中间电压域中产生第二中间信号；及至少部分基于所述第一中间信号及所述第二中间信号而在输出电压域中产生输出信号。
前文概述若干实施例的特征，使得所属领域的技术人员可更优选地理解本公开的方面。所属领域的技术人员应明白，其可容易将本公开用作设计或修改用于实行本文中介绍的实施例的相同目的及/或达成本文中介绍的实施例的相同优点的其它过程及结构的基础。所属领域的技术人员还应认知，此些等效构造不背离本公开的精神及范围，且其可在不背离本公开的精神及范围的情况下在本文中作出各种变更、置换及更改。
符号说明
100电平位移器
101反相器电路/反相器inv
102中间电路
103输出缓冲器电路/输出缓冲器
200电平位移器
300电平位移器
400电平位移器
500电平位移器
601操作
602操作
603操作
604操作
in输入端/输入信号
inb经反相的输入信号/输出/第一中间信号
ivn反相器
mn1下拉nmos晶体管
mn2下拉nmos晶体管
mn3nmos晶体管
mp1交叉耦合pmos晶体管
mp2交叉耦合pmos晶体管
mp3堆叠式pmos晶体管
mp4堆叠式pmos晶体管
mp5堆叠式pmos晶体管
mp6堆叠式pmos晶体管
mphpmos晶体管
out输出端/输出信号
outb第二中间信号
vdd输入电压域
vddm输出电压域/输出电压
vdc电压降电路
vint中间电压域/中间电压
vth阈值电压