本发明有关于整合氮化镓(GaN)功率元件的驱动电路，特别有关于结合氮化镓(GaN)功率元件以及氮化镓(GaN)稳压器的驱动电路。
背景技术：
在一个电力电路中，往往需要利用电荷泵将供应电压升压至更高的电压来驱动功率晶体管。图1为显示一般的电力电路。如图1所示的电力电路100中，上桥驱动电路DRV1用以驱动第一功率晶体管110A，下桥驱动电路DRV2用以驱动第二功率晶体管110B。此外，升压电容CB以及升压二极管DB用以将供应电压VDD升压至升压电压VB，使得第一功率晶体管110A能够完全导通。因此，第一功率晶体管110A由输入电压VIN所供应，第二功率晶体管110B能够通过电感L以及电容C来驱动负载装置RL。
因为电感L会在切换节点SW上产生显著的寄生效应，如通过第二功率晶体管110B的导通的内接二极管(body diode)而在切换节点SW上产生负电压突波，这些寄生效应会在升压电容CB经由功率晶体管充电时干扰升压电压VB。因此，需要降低驱动电路的寄生效应。
技术实现要素：
有鉴于此，本发明提出一种稳压器，用以将一输入电压转换至一供应电压，包括：一第一差动放大器、一第二差动放大器、一通过元件以及一反馈电压分压电路。上述第一差动放大器将一参考电压与一反馈电压相比，而于一第一输出节点产生一第一输出电压，于一第一反相输出节点产生一第一反相输出电压。上述第二差动放大器将上述第一输出电压与一第一反相输出电压相比而产生一第二输出电压。上述通过元件根据一第二输出节点的上述第二输出电压，将一输出电流自上述输入电压流至上述供应电压。上述反馈电压分压电路将上述供应电压除上一反馈因数而产生上述反馈电压。
根据本发明的一实施例，稳压器还包括一参考电压分压电路。上述参考电压分压电路将上述输入电压除上一参考因数而产生上述参考电压。
根据本发明的一实施例，上述第一差动放大器包括：一第一N型晶体管、一第一电阻、一第二N型晶体管、一第二电阻以及一第一电流源。上述第一N型晶体管包括接收上述参考电压的一栅极端、耦接至一第一节点的源极端以及耦接至上述第一反相输出节点的漏极端。上述第一电阻耦接于上述输入电压以及上述第一反相输出节点之间。上述第二N型晶体管包括接收上述反馈电压的栅极端、耦接至上述第一节点的源极端以及耦接至上述第一输出节点的漏极端。上述第二电阻耦接于上述输入电压以及上述第一输出节点之间。上述第一电流源自上述第一节点抽取一第一电流至一接地端。
根据本发明的一实施例，上述第二差动放大器包括：一第三N型晶体管、一第三电阻、一第四N型晶体管、一第四电阻以及一第二电流源。上述第三N型晶体管包括接收上述第一输出电压的栅极端、耦接至一第二节点的源极端以及耦接至一第二反相输出节点的漏极端。上述第三电阻耦接于上述输入电压以及上述第二反相输出节点之间。上述第四N型晶体管包括接收上述第一反相输出节点的栅极端、耦接至上述第二节点的源极端以及耦接至上述第二输出节点的漏极端。上述第四电阻耦接于上述输入电压以及上述第二输出节点之间。上述第二电流源自上述第二节点汲取一第二电流至一接地端。
根据本发明的一实施例，上述第二差动放大器还包括：一第一箝位电路以及一第二箝位电路。上述第一箝位电路包括耦接至上述第一输出节点的正箝位节点以及耦接至上述第二节点的负箝位节点，其中上述第一箝位电路用以箝位上述第三N型晶体管的栅极端与源极端之间的跨压。上述第二箝位电路包括耦接至上述第一反相输出节点的正箝位节点以及耦接至上述第二节点的负箝位节点，其中上述第二箝位电路用以箝位上述第四N型晶体管的栅极端与源极端之间的跨压。
根据本发明的一实施例，上述通过元件包括：一通过N型晶体管以及一第三箝位电路。上述通过N型晶体管，包括接收上述第二输出电压的栅极端、耦接至上述供应电压的源极端以及接收上述输入电压的漏极端。上述第三箝位电路包括耦接至上述通过N型晶体管的栅极端的正箝位节点以及耦接至上述通过N型晶体管的源极端的负箝位节点，其中上述第三箝位电路用以箝位上述通过N型晶体管的栅极端与源极端之间的跨压。
根据本发明的一实施例，上述第一箝位电路、上述第二箝位电路以及上述第三箝位电路的每一者包括：一第一箝位N型晶体管以及一第二箝位N型晶体管。上述第一箝位N型晶体管包括耦接至正箝位节点的栅极端、源极端以及耦接至正箝位节点的漏极端。上述第二箝位N型晶体管包括耦接至第一箝位N型晶体管的源极端的栅极端以及漏极端以及耦接至负箝位节点的源极端，其中上述第一箝位N型晶体管以及上述第二箝位N型晶体管的每一者为一氮化镓晶体管。
根据本发明的一实施例，上述稳压器由一氮化镓工艺所实现。
本发明更提出一集成电路，包括：一稳压器以及一电力电路。上述稳压器将一输入电压转换至一供应电压，其中上述稳压器包括：一第一差动放大器、一第二差动放大器、一通过元件以及一反馈电压分压电路。上述第一差动放大器将一参考电压与一反馈电压相比，而于一第一输出节点产生一第一输出电压，于一第一反相输出节点产生一第一反相输出电压。上述第二差动放大器将上述第一输出电压与上述第一反相输出电压相比，而产生一第二输出电压。上述通过元件根据一第二输出节点的上述第二输出电压，将一输出电流自上述输入电压流至上述供应电压。上述反馈电压分压电路，将上述供应电压除上一反馈因数而产生上述反馈电压。上述电力电路由上述供应电压供电，其中上述电力电路包括：一功率晶体管以及一驱动电路。上述功率晶体管根据一驱动节点的一驱动电压，将一功率电流流至一接地端。上述驱动电路根据一控制电压产生上述驱动电压。
根据本发明的一实施例，稳压器还包括一参考电压分压电路。上述参考电压分压电路将上述输入电压除上一参考因数而产生上述参考电压。
根据本发明的一实施例，上述第一差动放大器包括：一第一N型晶体管、一第一电阻、一第二N型晶体管、一第二电阻以及一第一电流源。上述第一N型晶体管包括接收上述参考电压的一栅极端、耦接至一第一节点的源极端以及耦接至上述第一反相输出节点的漏极端。上述第一电阻耦接于上述输入电压以及上述第一反相输出节点之间。上述第二N型晶体管包括接收上述反馈电压的栅极端、耦接至上述第一节点的源极端以及耦接至上述第一输出节点的漏极端。上述第二电阻耦接于上述输入电压以及上述第一输出节点之间。上述第一电流源自上述第一节点抽取一第一电流至一接地端。
根据本发明的一实施例，上述第二差动放大器包括：一第三N型晶体管、一第三电阻、一第四N型晶体管、一第四电阻以及一第二电流源。上述第三N型晶体管包括接收上述第一输出电压的栅极端、耦接至一第二节点的源极端以及耦接至一第二反相输出节点的漏极端。上述第三电阻耦接于上述输入电压以及上述第二反相输出节点之间。上述第四N型晶体管包括接收上述第一反相输出节点的栅极端、耦接至上述第二节点的源极端以及耦接至上述第二输出节点的漏极端。上述第四电阻耦接于上述输入电压以及上述第二输出节点之间。上述第二电流源自上述第二节点汲取一第二电流至一接地端。
根据本发明的一实施例，上述第二差动放大器还包括：一第一箝位电路以及一第二箝位电路。上述第一箝位电路包括耦接至上述第一输出节点的正箝位节点以及耦接至上述第二节点的负箝位节点，其中上述第一箝位电路用以箝位上述第三N型晶体管的栅极端与源极端之间的跨压。上述第二箝位电路包括耦接至上述第一反相输出节点的正箝位节点以及耦接至上述第二节点的负箝位节点，其中上述第二箝位电路用以箝位上述第四N型晶体管的栅极端与源极端之间的跨压。
根据本发明的一实施例，上述通过元件包括：一通过N型晶体管以及一第三箝位电路。上述通过N型晶体管，包括接收上述第二输出电压的栅极端、耦接至上述供应电压的源极端以及接收上述输入电压的漏极端。上述第三箝位电路包括耦接至上述通过N型晶体管的栅极端的正箝位节点以及耦接至上述通过N型晶体管的源极端的负箝位节点，其中上述第三箝位电路用以箝位上述通过N型晶体管的栅极端与源极端之间的跨压。
根据本发明的一实施例，上述第一箝位电路、上述第二箝位电路以及上述第三箝位电路的每一者包括：一第一箝位N型晶体管以及一第二箝位N型晶体管。上述第一箝位N型晶体管包括耦接至正箝位节点的栅极端、源极端以及耦接至正箝位节点的漏极端。上述第二箝位N型晶体管包括耦接至第一箝位N型晶体管的源极端的栅极端以及漏极端以及耦接至负箝位节点的源极端，其中上述第一箝位N型晶体管以及上述第二箝位N型晶体管的每一者为一氮化镓晶体管。
根据本发明的一实施例，上述稳压器由一氮化镓工艺所实现。
根据本发明的一实施例，上述驱动电路包括：一上桥晶体管、一下桥晶体管以及一电荷泵。上述上桥晶体管根据一上桥节点的一上桥电压，将一供应电压提供至上述驱动节点。上述下桥晶体管根据一第一内部信号，将上述驱动节点耦接至上述接地端。上述电荷泵耦接至上述上桥节点以及上述驱动节点，其中上述电荷泵用以根据上述第一内部信号而产生一上桥电压，其中上述上桥电压超过上述供应电压。
根据本发明的一实施例，上述上桥晶体管以及上述下桥晶体管体是为常闭晶体管。
根据本发明的一实施例，上述功率晶体管体是为一氮化镓晶体管。
根据本发明的一实施例，上述电荷泵包括：一第一单向导通装置、一电容、一放电电阻、一第二单向导通装置、一第三单向导通装置以及一开关。上述第一单向导通装置单方向地将上述供应电压提供至一第一节点。上述电容耦接于上述第一节点以及一第二节点之间。上述放电电阻耦接于上述第一节点以及上述上桥节点之间，其中当上述第二节点的电压超过上述上桥电压时，上述第二单向导通装置单方向地将上述第二节点耦接至上述上桥节点。一第三单向导通装置，其中当上述驱动电压超过上述第二节点的电压时，上述第三单向导通装置单方向地将供应电压提供至上述第二节点。上述开关接收上述控制信号，并且用以根据上述控制信号而将上述上桥节点耦接至上述接地端。
根据本发明的一实施例，当上述控制信号位于一高电压位准时，上述开关为导通且上述供应电压对上述电容充电，并经过上述第一单向导通装置、上述第二单向导通装置以及上述开关而至上述接地端，当上述控制信号位于一低电压位准时，上述开关为不导通，上述第三单向导通装置提供上述驱动电压至上述第二节点，上述电容经由上述放电电阻放电至上述放电节点。
根据本发明的一实施例，上述第一单向导通装置、上述第二单向导通装置以及上述第三单向导通装置的每一者为一二极管或耦接成二极管形式的一常闭二极管。
根据本发明的一实施例，上述驱动电路还包括：一上桥常开晶体管。上述上桥常开晶体管包括耦接至上述驱动节点的源极端、耦接至上述驱动节点的栅极端以及由上述供应电压供电的漏极端，其中上述上桥常开晶体管用以增进上述上桥晶体管的驱动能力。
根据本发明的一实施例，上述电力电路还包括：一第一前置驱动电路。上述第一前置驱动电路，耦接于上述控制信号以及上述驱动电路之间，用以增进上述控制信号的驱动能力，其中上述第一前置驱动电路包括：一第一常开晶体管以及一第一常闭晶体管。上述第一常开晶体管，包括耦接至上述驱动电路的栅极端、耦接至上述驱动电路的源极端以及由上述供应电压供电的漏极端。上述第一常闭晶体管，包括接收上述控制信号的栅极端、耦接至上述接地端的源极端以及耦接至上述驱动电路的漏极端。
根据本发明的一实施例，上述电力电路还包括：一第二前置驱动电路。上述第二前置驱动电路耦接于上述控制信号以及上述第一前置驱动电路之间，其中上述第二前置驱动电路包括：一第二常开晶体管以及一第二常闭晶体管。上述第二常开晶体管包括耦接至上述第一常闭晶体管的栅极端的栅极端、耦接至上述第一常闭晶体管的栅极端的源极端以及由上述供应电压供电的漏极端。上述第二常闭晶体管包括接收上述控制信号的栅极端、耦接至上述接地端的源极端以及耦接至上述第一常闭晶体管的栅极端的漏极端。
根据本发明的一实施例，上述电力电路还包括：一迟滞电路。上述迟滞电路耦接于上述控制信号以及上述第二前置驱动放大电路之间，其中上述迟滞电路包括：一第三电阻、一第三常闭晶体管、一第四常闭晶体管、一第五常闭晶体管以及一第二电阻。上述第三电阻耦接至上述供应电压。上述第三常闭晶体管包括耦接至一第三节点的栅极端、耦接至一第四节点的源极端以及耦接至上述第一电阻的漏极端。上述第四常闭晶体管包括耦接至上述第三节点的栅极端、耦接至上述接地端的源极端以及耦接至上述第四节点的漏极端。上述第五常闭晶体管包括耦接至上述一电阻的栅极端、耦接至上述第四节点的源极端以及由上述供应电压供电的极端。上述第二电阻耦接至上述第三节点且接收上述控制信号。
根据本发明的另一实施例，上述驱动电路包括：一第一自举电路、一第二自举电路、一前置驱动电路以及一迟滞电路。上述第一自举电路包括：一上桥晶体管、一下桥晶体管以及一电荷泵。上述上桥晶体管根据一上桥节点的一上桥电压，将一供应电压提供至上述驱动节点。上述下桥晶体管根据一第一内部信号，将上述驱动节点耦接至上述接地端。上述电荷泵耦接至上述上桥节点以及上述驱动节点，其中上述电荷泵用以根据上述第一内部信号以及第二内部信号而产生上述上桥电压，其中上述上桥电压超过上述供应电压。上述第二自举电路接收上述第二内部信号而于一第一内部节点产生上述第一内部信号。上述前置驱动电路接收一第三内部信号而于一第二内部节点产生上述第二内部信号，其中上述第二自举电路以及上述前置驱动电路用以增进上述控制信号的驱动能力。上述迟滞电路接收一控制信号而于一第三内部节点产生上述第三内部信号，并且用以提供一迟滞功能给上述控制信号。
根据本发明的一实施例，上述上桥晶体管以及上述下桥晶体管体是为常闭晶体管。
根据本发明的一实施例，上述功率晶体管体是为一氮化镓晶体管。
根据本发明的一实施例，上述电荷泵包括：一第一常开晶体管、一反馈常闭晶体管、一第一开关、一第一常闭晶体管、一第二常闭晶体管、一第一电容、一第三常闭晶体管以及一第四常闭晶体管。上述第一常开晶体管包括源极端、栅极端以及漏极端，其中源极端以及栅极端耦接至一反馈节点，漏极端接收上述供应电压的供电。上述反馈常闭晶体管包括源极端、栅极端以及漏极端，其中源极端耦接至上述接地端，栅极端耦接至上述驱动节点，漏极端耦接至上述反馈节点。上述第一开关用以根据上述反馈节点的电压而将一第一节点耦接至上述接地端。上述第一常闭晶体管包括源极端、栅极端以及漏极端，其中源极端耦接至上述第一节点，栅极端耦接至上述上桥节点，漏极端由上述供应电压供电。上述第二常闭晶体管包括源极端、栅极端以及漏极端，其中源极端耦接至上述接地端，栅极端接收上述第一内部信号，上述漏极端耦接至上述第一节点。上述第一电容耦接于上述第一节点以及上述上桥节点之间。上述第三常闭晶体管包括源极端、栅极端以及漏极端，其中源极端耦接至上述上桥节点，栅极端接收上述第二内部信号，漏极端由上述供应电压供电。上述第四常闭晶体管包括源极端、栅极端以及漏极端，其中源极端耦接至上述接地端，栅极端接收上述第一内部信号，漏极端耦接至上桥节点。
根据本发明的一实施例，当上述第二内部信号位于一高电压位准时，上述内部信号位于一低电压位准，上述驱动电压位于上述低电压位准上述反馈节点的电压由上述第一常开晶体管拉高而将上述第一开关导通，使得上述第一电容由上述供应电压经由上述第三常闭晶体管以及上述第一开关充电以及上述第一节点经由上述第一常闭晶体管充电，其中当上述上桥电压被拉高而导通上述第一常闭晶体管时，上述第一节点的电压被拉高而生呀上述上桥电压，使得上述上桥晶体管完全导通，其中当上述驱动电压被拉高而导通上述反馈常闭晶体管时，上述第一开关不导通使得上述第一节点的电压被拉高至上述供应电压。
根据本发明的一实施例，上述第二自举电路包括：一第五常闭晶体管、一第六常闭晶体管、一第二电容、一第一单向导通装置、一第一电阻以及一第二开关。上述第五常闭晶体管包括源极端、栅极端以及漏极端，其中源极端耦接至上述第一内部节点，栅极端耦接至一第二节点，漏极端由上述供应电压供电。上述第六常闭晶体管包括源极端、栅极端以及漏极端，其中源极端耦接至上述接地端，栅极端接收上述第二内部信号，漏极端耦接至上述第一内部节点。上述第二电容耦接于一第三节点以及上述第一内部节点之间。上述第一单向导通装置单方向地将上述供应电压提供至上述第三节点。上述第一电阻耦接于上述第二节点以及上述第三节点之间。上述第二开关用以根据上述第二内部信号而将上述第二节点耦接至上述接地端。
根据本发明的一实施例，当上述第二内部信号位于一高电压位准时，上述第六常闭晶体管以及上述第二开关皆导通，上述供应电压通过上述第一单向导通装置以及上述第六常闭晶体管而对第二电容充电，其中当上述第二内部信号位于一低电压位准时，上述第六常闭晶体管以及上述第二开关为不导通，上述第一电阻将上述第三节点的电压提供至上述第二节点而导通上述第五常闭晶体管，其中当上述第五常闭晶体管导通而将上述第一内部信号拉高时，上述第三节点的电压为上述第二电容的跨压以及上述第一内部信号的和，用以完全导通上述第五常闭晶体管。
根据本发明的一实施例，上述第二自举电路还包括：一第二常开晶体管。上述第二常开晶体管包括源极端、栅极端以及漏极端，其中源极端以及栅极端耦接至上述第一内部节点，集集端由上述供应电压所供电，其中上述第二常开晶体管用以增进上述第五常闭晶体管的驱动能力。
根据本发明的一实施例，上述第二自举电路包括：一第五常闭晶体管、一第六常闭晶体管、一第二单向导通装置、一第三电容、一放电电阻、一第三单向导通装置、一第四单方向导通装置以及一第三开关。上述第五常闭晶体管包括源极端、栅极端以及漏极端，其中源极端耦接至上述第一内部节点，栅极端耦接至一第二节点，漏极端由上述供应电压供电。上述第六常闭晶体管包括源极端、栅极端以及漏极端，其中源极端耦接至上述接地端，栅极端接收上述第二内部信号，漏极端耦接至上述第一内部节点。上述第二单向导通装置单方向地将上述供应电压提供至一第三节点。上述第三电容耦接于一第三节点以及一充电节点之间。上述放电电阻耦接于上述第二节点以及上述第三节点之间。当上述充电节点的电压超过上述第二节点的电压时，上述第三单向导通装置单方向地将上述充电节点耦接至上述第二节点。当上述第一内部信号超过上述充电节点的电压时，上述第四单向导通装置单方向地将上述第一内部信号提供至上述充电节点。上述第三开关接收上述控制信号且用以根据上述控制信号而将上述上桥节点耦接至上述接地端。
根据本发明的一实施例，上述第二单向导通装置、上述第三单向导通装置以及上述第四单向导通装置为一二极管或耦接为二极管形式的一常闭晶体管。
根据本发明的一实施例，当上述第二内部信号位于一高电压位准时，上述第三开关皆导通且上述供应电压通过上述第二单向导通装置、上述第三单向导通装置以及上述第三开关而对上述第三电容充电，其中当上述第二内部信号位于一低电压位准时，上述三开关为不导通，上述第四单向导通装置将上述第一内部信号提供至上述充电节点，上述第三节点通过上述放电电阻而放电至上述第二节点。
根据本发明的一实施例，上述第二自举电路还包括一第二常开晶体管。上述第二常开晶体管包括源极端、栅极端以及漏极端，其中源极端以及栅极端耦接至上述第一内部节点，漏极端由上述供应电压所供电，其中上述第二常开晶体管用以增进上述第五常闭晶体管的驱动能力。
根据本发明的另一实施例，上述第二自举电路还包括一上桥常开晶体管。上述上桥常开晶体管包括源极端、栅极端以及漏极端，其中源极端耦接至上述驱动节点，漏极端耦接至上述驱动节点，漏极端由上述供应电压供应，其中上述上桥常开晶体管用以增进上述上桥晶体管的驱动能力。
根据本发明的一实施例，前置驱动电路包括：一驱动常开晶体管以及一第七常闭晶体管。上述驱动常开晶体管包括源极端、栅极端以及漏极端，其中源极端以及栅极端耦接至上述第二内部节点，漏极端由上述供应电压供电。上述第七常闭晶体管包括源极端、栅极端以及漏极端，其中源极端耦接至上述接地端，栅极端接收上述第三内部信号，漏极端耦接至上述第二内部节点。
根据本发明的一实施例，上述迟滞电路包括：一第二电阻、一第八常闭晶体管、一第九常闭晶体管、一第十常闭晶体管以及一第三电阻。上述第二电阻耦接于上述供应电压以及上述第三内部节点之间。上述第八常闭晶体管包括耦接至一第四节点的栅极端、耦接至一第五节点的源极端以及耦接至上述第二电阻的漏极端。上述第九常闭晶体管包括耦接至上述第四节点的栅极端、耦接至上述接地端的源极端以及耦接至上述第五节点的漏极端。上述第十常闭晶体管包括耦接至上述第八常闭晶体管的漏极端的栅极端、耦接至上述第五节点的源极端以及由上述供应电压供电的极端。上述第三电阻将上述控制信号提供至上述第四节点。
附图说明
图1为显示一般的电力电路；
图2为显示根据本发明的一实施例所述的电力电路的方块图；
图3为显示根据本发明的一实施例所述的图2的电力电路200的电荷泵的电路图；
图4为显示根据本发明的另一实施例所述的电力电路的方块图；
图5为显示根据本发明的另一实施例所述的电力电路的方块图；
图6为显示根据本发明的另一实施例所述的电力电路的方块图；
图7为显示根据本发明的另一实施例所述的电力电路的方块图；
图8为显示根据本发明的另一实施例所述的电力电路的方块图；
图9为显示根据本发明的一实施例所述的图8的电荷泵823的电路图；
图10为显示根据本发明的另一实施例所述的电力电路的方块图；
图11为显示根据本发明的另一实施例所述的电力电路的方块图；
图12为显示根据本发明的另一实施例所述的电力电路的示意图；
图13为显示根据本发明的另一实施例所述的电力电路的方块图；
图14为显示根据本发明的另一实施例所述的电力电路的方块图；
图15为显示根据本发明的一实施例所述的集成电路的方块图；
图16为显示根据本发明的一实施例所述的图15的稳压器1510的电路图；以及
图17为显示根据本发明的一实施例所述的限压电路的电路图。
附图标记说明：
100、200、400、500、600、700、800、1000、1100、1300、1400 电力电路
110A 第一功率晶体管
110B 第二功率晶体管
210、410、510、610、710、810、1010、1110、1310、1410、1530 功率晶体管
220、420、520、620、720、820、1020、1520 驱动电路
221、1021、1121、1321、1421 上桥晶体管
222、1022、1122、1322、1422 下桥晶体管
230、900、1023、1123、1323、1423 电荷泵
310 第一单向导通装置
320 第二单向导通装置
330 第三单向导通装置
340 开关
421 上桥晶体管
423 上桥常开晶体管
530 第一前置驱动电路
531 第一常开晶体管
532 第一常闭晶体管
630、730 第一前置驱动电路
640、740 第二前置驱动电路
641 第二常开晶体管
642 第二常闭晶体管
750 迟滞电路
751 第三常闭晶体管
752 第四常闭晶体管
753 第五常闭晶体管
80 反相器
821 上桥晶体管
822 下桥晶体管
823 电荷泵
1024 上桥常开晶体管
1120、1320、1420 第一自举电路
1130、1330、1430 第二自举电路
1131 第一单向导通装置
1200 自举电路
1210 第二单向导通装置
1220 第三单向导通装置
1230 第四单向导通装置
1340、1440 前置驱动电路
1450 迟滞电路
1500 集成电路
1510、1600 稳压器
1611 第一差动放大器
1612 第二差动放大器
1620 通过元件
1630 反馈电压分压电路
1640 参考电压分压电路
1700 箝位电路
1701 第一箝位N型晶体管
1702 第二箝位N型晶体管
C 电容
CB 升压电容
C1 第一电容
C2 第二电容
C3 第三电容
CIN 输入电容
COUT 输出电容
CL1 第一箝位电路
CL2 第二箝位电路
CL3 第三箝位电路
NO1 第一输出节点
NO1B 第一反相输出节点
NO2 第二输出节点
ND 驱动节点
NH 上桥节点
NFB 反馈节点
NCH 充电节点
N1 第一节点
N2 第二节点
N3 第三节点
N4 第四节点
NI1 第一内部节点
NI2 第二内部节点
NI3 第三内部节点
IO 输出电流
RX1 第一电阻
RX2 第二电阻
RX3 第三电阻
RX4 第四电阻
IS1 第一电流源
IS2 第二电流源
I1 第一电流
I2 第二电流
IP 功率电流
R1 第一电阻
R2 第二电阻
R3 第三电阻
RD 放电电阻
RF1 第一反馈电阻
RF2 第二反馈电阻
RR1 第一参考电阻
RR2 第二参考电阻
NCLP 正箝位节点
NCLN 负箝位节点
DRV1 上桥驱动电路
DRV2 下桥驱动电路
DB 升压二极管
L 电感
VO1 第一输出电压
VO1B 第一反相输出电压
VO2 第二输出电压
VREF 参考电压
VFB 反馈电压
VB 升压电压
VDD 供应电压
VD 驱动电压
VH 上桥电压
VIN 输入电压
SW 切换节点
SC 控制信号
SCB 反相控制信号
SI1 第一内部信号
SI2 第二内部信号
SI3 第三内部信号
M1 第一N型晶体管
M2 第二N型晶体管
M3 第三N型晶体管
M4 第四N型晶体管
MPE 通过N型晶体管
MD1 第一常开晶体管
MD2 第二常开晶体管
MDR 驱动常开晶体管
MFB 反馈常闭晶体管
ME1 第一常闭晶体管
ME2 第二常闭晶体管
ME3 第三常闭晶体管
ME4 第四常闭晶体管
ME5 第五常闭晶体管
ME6 第六常闭晶体管
ME7 第七常闭晶体管
ME8 第八常闭晶体管
ME9 第九常闭晶体管
ME10 第十常闭晶体管
MFB 反馈常闭晶体管
SW1 第一开关
SW2 第二开关
SW3 第三开关
具体实施方式
以下说明为本发明的实施例。其目的是要举例说明本发明一般性的原则，不应视为本发明的限制，本发明的范围当以权利要求所界定者为准。
值得注意的是，以下所公开的内容可提供多个用以实践本发明的不同特点的实施例或范例。以下所述的特殊的元件范例与安排仅用以简单扼要地阐述本发明的精神，并非用以限定本发明的范围。此外，以下说明书可能在多个范例中重复使用相同的元件符号或文字。然而，重复使用的目的仅为了提供简化并清楚的说明，并非用以限定多个以下所讨论的实施例以和/或配置之间的关系。此外，以下说明书所述的一个特征连接至、耦接至以和/或形成于另一特征的上等的描述，实际可包含多个不同的实施例，包括该等特征直接接触，或者包含其它额外的特征形成于该等特征之间等等，使得该等特征并非直接接触。
图2为显示根据本发明的一实施例所述的电力电路的方块图。如图2所示，电力电路200包括功率晶体管210以及驱动电路220。功率晶体管210根据驱动节点ND的驱动电压VD，而将功率电流IP流至接地端。根据本发明的一实施例，功率晶体管210为氮化镓(GaN)晶体管。
驱动电路220包括上桥晶体管221、下桥晶体管222以及电荷泵230。上桥晶体管221根据上桥节点NH的上桥电压VH，将供应电压VDD供应至驱动节点ND。下桥晶体管222耦接于驱动节点ND以及接地端之间，并且根据控制信号SC而将驱动电压VD拉至接地位准。根据本发明的一实施例，上桥晶体管221以及下桥晶体管222为常闭晶体管。
电荷泵230由供应电压VDD以及接地端所供应，并且电荷泵230耦接至上桥节点NH以及驱动节点ND。为了完全导通上桥晶体管221，电荷泵230用以产生超过供应电压VDD的上桥电压VH，使得上桥晶体管221的栅极-源极电压至少超过临限电压而将供应电压VDD施加至驱动节点ND。根据本发明的一实施例，驱动电路220为满摆幅(rail-to-rail)驱动电路，使得驱动电压VD的范围从供应电压VDD至接地位准。
图3为显示根据本发明的一实施例所述的图2的电力电路200的电荷泵的电路图。如图3所示，耦接至驱动节点ND以及上桥节点NH的电荷泵300包括第一单向导通装置310、放电电阻RD、电容C、第二单向导通装置320、第三单向导通装置330以及开关340。
当供应电压VDD超过第一节点N1的电压时，第一单向导通装置310为导通。当供应电压VDD并未超过第一节点N1的电压时，第一单向导通装置310为不导通。电容C耦接于第一节点N1以及第二节点N2之间，放电电阻RD耦接于第一节点N1以及上桥节点NH之间。
第二单向导通装置320耦接于第二节点N2以及上桥节点NH之间。当第二节点N2的电压超过上桥电压VH时，第二单向导通装置320为导通。当第二节点N2的电压并未超过上桥电压VH时，第二单向导通装置320为不导通。
第三单向导通装置330耦接于驱动节点ND以及第二节点N2之间。当驱动节点ND的驱动电压VD超过第二节点N2的电压时，第三单向导通装置330为导通。当驱动电压VD并未超过第二节点N2的电压时，第三单向导通装置330为不导通。
开关340接收控制信号SC，且耦接于上桥节点NH以及接地端之间。此外，开关340用以根据控制信号SC，将上桥节点NH耦接至接地端。
为了简化说明，开关340在此以N型晶体管作为一举例。根据本发明的一实施例，当控制信号SC位于高电压位准(如，供应电压VDD)时，开关340为导通且供应电压VDD对电容C充电且经由第一单向导通装置310、第二单向导通装置320以及开关340而至接地端。
根据本发明的另一实施例，当控制信号SC位于低电压位准(如接地位准)时，开关340为不导通，并且第三单向导通装置330提供驱动电压VD至第二节点N2，使得电容C通过放电电阻RD而放电至驱动节点ND。
根据本发明的一实施例，放电电阻RD的电阻值决定电容C所能充电的最高电压，也决定了上桥电压VH所能到达的最高电压。此外，放电电阻RD的电阻值越大，就会造成上桥电压VD的上升时间越慢。因此，放电电阻RD的电阻值存在着权衡取舍(trade-off)。
根据本发明的一实施例，第一单向导通装置310、第二单向导通装置320以及第三单向导通装置330的每一者为二极管。根据本发明的其他实施例，第一单向导通装置310、第二单向导通装置320以及第三单向导通装置330的每一者为耦接成二极管形式的常闭晶体管。
图4为显示根据本发明的另一实施例所述的电力电路的方块图。如图4所示的电力电路400中，功率晶体管410以及驱动电路420分别对应至图2的功率晶体管210以及驱动电路220。
驱动电路420还包括上桥常开晶体管423。上桥常开晶体管423的源极端以及栅极端皆耦接至驱动节点ND，上桥常开晶体管423的漏极端由供应电压VDD所供电。上桥常开晶体管423为持续导通，用以增进上桥晶体管421的驱动能力。
图5为显示根据本发明的另一实施例所述的电力电路的方块图。如图5所示，电力电路500包括功率晶体管510、驱动电路520以及第一前置驱动电路530，其中功率晶体管510以及驱动电路520分别对应至图2的功率晶体管210以及驱动电路220。
第一前置驱动电路530接收控制信号SC而产生第一内部信号SI1至驱动电路520，用以增进控制信号SC的驱动能力。第一前置驱动电路530包括第一常开晶体管531以及第一常闭晶体管532。
第一常开晶体管531的栅极端以及源极端皆耦接至驱动电路520，并且第一常开晶体管531的漏极端由供应电压所供电。第一常闭晶体管532的栅极端接收控制信号SC，第一常闭晶体管532的源极端耦接至接地端，第一常闭晶体管532的漏极端耦接至驱动电路520。
图6为显示根据本发明的另一实施例所述的电力电路的方块图。如图6所示，电力电路600包括功率晶体管610、驱动电路620、第一前置驱动电路630以及第二前置驱动电路640，其中功率晶体管610、驱动电路620以及第一前置驱动电路630分别对应至图5的功率晶体管510、驱动电路520以及第一前置驱动电路530。
第二前置驱动电路640接收控制信号SC而产生第二内部信号SI2至第一前置驱动电路630，用以进一步增进控制信号SC的驱动能力。第二前置驱动电路640包括第二常开晶体管641以及第二常闭晶体管642。
第二常开晶体管641的栅极端以及源极端皆耦接至第一前置驱动电路630，并且第二常开晶体管641的漏极端由供应电压VDD所供电。第二常闭晶体管642的栅极端接收控制信号SC，第二常闭晶体管642的源极端耦接至接地端，而第二常闭晶体管642的漏极端耦接至第一前置驱动电路630。
图7为显示根据本发明的另一实施例所述的电力电路的方块图。如图7所示，电力电路700包括功率晶体管710、驱动电路720、第一前置驱动电路730、第二前置驱动电路740以及迟滞电路750，其中功率晶体管710、驱动电路720、第一前置驱动电路730以及第二前置驱动电路740分别对应至图6的功率晶体管610、驱动电路620、第一前置驱动电路630以及第二前置驱动电路640。
迟滞电路750接收控制信号SC而产生第三内部信号SI3，用以进一步提供迟滞功能给控制信号SC。迟滞电路750包括第一电阻R1、第三常闭晶体管751、第四常闭晶体管752、第五常闭晶体管753以及第二电阻R2。
第一电阻R1耦接至供应电压VDD，第三常闭晶体管751的栅极端耦接至第三节点N3，第三常闭晶体管751的源极端耦接至第四节点N4，第三常闭晶体管751的漏极端耦接至第一电阻R1。第四常闭晶体管752的栅极端耦接至第三节点N3，第四常闭晶体管752的源极端耦接至接地端，第四常闭晶体管的漏极端耦接至第四节点N4。
第五常闭晶体管753的栅极端耦接至第一电阻R1，第五常闭晶体管753的源极端耦接至第四节点N4，第五常闭晶体管753的漏极端由供应电压VDD所供电。第二电阻R2耦接至第三节点N3，并且接收控制信号SC。
图8为显示根据本发明的一实施例所述的电力电路的方块图。如图8所示，电力电路800包括功率晶体管810以及第一自举电路820。功率晶体管810根据驱动节点ND的驱动电压VD，而将功率电流IP流至接地端。根据本发明的一实施例，功率晶体管810为氮化镓(GaN)晶体管。
第一自举电路820以及反相器80作为驱动电路，用以驱动功率晶体管810。第一自举电路820包括上桥晶体管821、下桥晶体管822以及电荷泵823。上桥晶体管821根据上桥节点NH的上桥电压VH，将供应电压VDD供应至驱动节点ND。下桥晶体管822耦接于驱动节点ND以及接地端之间，并且根据控制信号SC而将驱动电压VD拉至接地位准。根据本发明的一实施例，上桥晶体管821以及下桥晶体管822为常闭晶体管。
电荷泵823由供应电压VDD以及接地端所供应，并且电荷泵823耦接至上桥节点NH以及驱动节点ND。为了完全导通上桥晶体管821，电荷泵823用以根据控制信号SC以及反相器80所产生的反相控制信号SCB，产生超过供应电压VDD的上桥电压VH，使得上桥晶体管821的栅极-源极电压至少超过临限电压而将供应电压VDD施加至驱动节点ND。根据本发明的一实施例，第一自举电路820为满摆幅(rail-to-rail)驱动电路，使得驱动电压VD的范围从供应电压VDD至接地位准。
图9为显示根据本发明的一实施例所述的图8的电荷泵823的电路图。如图9所示，耦接至驱动节点ND以及上桥节点NH且接收控制信号SC以及反相控制信号SCB的电荷泵900包括第一常开晶体管MD1、反馈常闭晶体管MFB、第一开关SW1、第一常闭晶体管ME1、第二常闭晶体管ME2、第一电容C1、第三常闭晶体管ME3以及第四常闭晶体管ME4。
第一常开晶体管MD1的源极端以及栅极端耦接至反馈节点NFB，第一常开晶体管MD1的漏极端接收供应电压VDD的供应。反馈常闭晶体管MFB的源极端耦接至接地端，反馈常闭晶体管MFB的栅极端耦接至驱动节点ND，反馈常闭晶体管MFB的漏极端耦接至反馈节点NFB。
第一开关SW1用以根据反馈节点NFB的电压，将第一节点N1耦接至接地端。第一常闭晶体管ME1的源极端耦接至第一节点N1，第一常闭晶体管ME1的栅极端耦接至上桥节点NH，第一常闭晶体管ME1的漏极端接收供应电压VDD的供应。
第二常闭晶体管ME2的源极端耦接至接地端，第二常闭晶体管ME2的栅极端接收控制信号SC，第二常闭晶体管ME2的漏极端耦接至第一节点N1。
第一电容C1耦接于第一节点N1以及上桥节点NH之间。第三常闭晶体管ME3的源极端耦接至上桥节点NH，第三常闭晶体管ME3的栅极端接收反相控制信号SCB，第三常闭晶体管ME3的漏极端接受供应电压VDD的供应。
第四常闭晶体管ME4的源极端耦接至接地端，第四常闭晶体管ME4的栅极端接收控制信号SC，第四常闭晶体管ME4的漏极端耦接至上桥节点NH。
根据本发明的一实施例，当控制信号SC位于低电压位准时，反相控制信号SCB位于高电压位准，驱动电压VD仍位于低电压位准，反馈节点NFB的电压经第一常开晶体管MD1拉升而导通第一开关SW1，使得供应电压VDD经由第三常闭晶体管ME3以及第一开关SW1而对第一电容C1充电。
随着上桥电压VH上升，第一常闭晶体管ME1逐渐的导通，使得第一节点N1随的上升，并通过第一电容C1而升高上桥电压VH，使得上桥晶体管821以及第一常闭晶体管ME1完全导通，第一节点N1的电压以及驱动电压VD最终达到供应电压VDD。
当驱动电压VD够高而导通反馈常闭晶体管MFB时，第一开关SW1为不导通，使得第一节点N1的电压通过第一常闭晶体管ME1上升至供应电压VDD。因此，在第一开关SW1不导通后，等于第一节点N1的电压以及第一电容C1的跨压之和的上桥电压VH被升压至高于供应电压VDD。
根据本发明的一实施例，因为第一电容C1并未经由下桥晶体管822充电，寄生效应不会影响上桥电压VH。
图10为显示根据本发明的另一实施例所述的电力电路的方块图。如图10所示，电力电路1000包括功率晶体管1010以及第一自举电路1020，其中功率晶体管1010以及第一自举电路1020分别对应至图8的功率晶体管810以及第一自举电路820。
第一自举电路1020以及反相器80作为驱动功率晶体管1010的驱动电路。第一自举电路1020包括上桥晶体管1021、下桥晶体管1022以及电荷泵1023，其中上桥晶体管1021、下桥晶体管1022以及电荷泵1023分别对应至图8的上桥晶体管821、下桥晶体管822以及电荷泵823，并且第一自举电路1020还包括上桥常开晶体管1024。上桥常开晶体管1024的源极端以及栅极端皆耦接至驱动节点ND，上桥常开晶体管1024的漏极端接收供应电压VDD的供应。上桥常开晶体管1023为持续导通，用以增进上桥晶体管1021的驱动能力。
图11为显示根据本发明的另一实施例所述的电力电路的方块图。如图11所示，电力电路1100包括功率晶体管1110、第一自举电路1120以及第二自举电路1130，其中功率晶体管1110以及对应至图8的功率晶体管810。
第一自举电路1120以及第二自举电路1130为作为驱动功率晶体管1110的驱动电路。第一自举电路1120包括上桥晶体管1121、下桥晶体管1122以及电荷泵1123，其中由于第一内部信号SI1为控制信号SC的反相，电荷泵1123接收控制信号SC以及第一内部信号SI1。
第二自举电路1130包括第五常闭晶体管ME5、第六常闭晶体管ME6、第二电容C2、第一单向导通装置1131、第一电阻R1以及第二开关SW2。
第五常闭晶体管ME5的源极端耦接至第一内部节点NI1，第五常闭晶体管ME5的栅极端耦接至第二节点N2，第五常闭晶体管ME5的漏极端由供应电压VDD供电。第六常闭晶体管ME6的源极端耦接至接地端，第六常闭晶体管ME6的栅极端接收控制信号SC，第六常闭晶体管ME6的漏极端耦接至第一内部节点NI1。
第二电容C2耦接于上述第三节点N3以及第一内部节点NI1之间，第一单向导通装置1131单方向的提供供应电压VDD至第三节点N3。根据本发明的一实施例，第一单向导通装置1131为二极管。根据本发明的另一实施例，第一单向导通装置1131为耦接为二极管形式的常闭晶体管。
第一电阻R1耦接于第二节点N2以及第三节点N3之间，第二开关SW2用以根据控制信号SC，将第二节点N2耦接至接地端。为了方便说明解释，第二开关SW2在此以N型晶体管为例。根据本发明的一实施例，当控制信号SC为高电压位准时，第六常闭晶体管ME6以及第二开关SW2为导通，使得第一内部节点NI1以及第二节点N2皆耦接至接地端。
根据本发明的一实施例，当控制信号SC位于高电压未准时，供应电压VDD经由第一单向导通装置1131以及第六常闭晶体管ME6而对第二电容C2充电，供应电压VDD经由第一单向导通装置1131以及第一电阻R1而对第五常闭晶体管ME5的栅极端供电。
当第五常闭晶体管ME5逐渐导通时，第一内部信号SI1被抬高，使得第三节点N3的电压(也就是，第五常闭晶体管ME5的栅极端)升压至第二电容C2的跨压以及第一内部信号SI1之和。第三节点N3的电压因而通过第一电阻R1而提供至第二节点N2(也就是，第五常闭晶体管ME5的栅极端)，造成第五常闭晶体管ME5完全导通，并且使得第一内部信号SI1等于供应电压VDD。
根据本发明的一实施例，第二自举电路1130还包括永远导通的第二常开晶体管MD2，用以增进第五常闭晶体管ME5的驱动能力。第二常开晶体管MD2的源极端以及栅极端耦接至第一内部节点NI1，第二常开晶体管MD2的漏极端由供应电压VDD供电。
根据本发明的一实施例，由于第二自举电路1130产生的第一内部信号SI1为控制信号SC的反相，图8以及图10的反相器80的功能可由第二自举电路1130取代。
图12为显示根据本发明的另一实施例所述的电力电路的示意图。根据本发明的一实施例，图11的第二自举电路1130可以图12的自举电路1200取代。如图12所示，自举电路1200包括第五常闭晶体管ME5、第六常闭晶体管ME6、第二单向导通装置1210、第三单向导通装置1220、第四单向导通装置1230、第三电容C3、放电电阻RD以及第三开关SW3。
第五常闭晶体管ME5以及第六常闭晶体管ME6等同于图11的第五常闭晶体管ME5以及第六常闭晶体管ME6。第二单向导通装置1210单方向的将供应电压VDD提供至第三节点N3。当供应电压VDD超过第三节点N3的电压时，第二单向导通装置1210为导通。当供应电压VDD不超过第三节点N3的电压时，第二单向导通装置1210为不导通。
第三电容C3耦接于第三节点N3以及充电节点NCH之间，放电电阻RD耦接于第二节点N2以及第三节点N3之间。第三单向导通装置1220耦接于充电节点NCH以及第二节点N2之间。当充电节点NCH的电压超过第二节点N2的电压时，第三单向导通装置1220单方向的将充电节点NCH耦接至第二节点N2。
第四单向导通装置1230耦接于第一内部节点NI1以及充电节点NCH之间。当第一内部节点SI1超过充电节点NCH的电压时，第四单向导通装置1230为导通。当第一内部节点SI1不超过充电节点NCH的电压时，第四单向导通装置1230为不导通。
第三开关SW3接收控制信号SC，且耦接于第二节点N2以及接地端之间。此外，第三开关SW3用以根据控制信号SC，将第二节点N2耦接至接地端。
为了简化说明解释，第三开关SW3在此以N行晶体管举例说明。根据本发明的一实施例，当控制信号SC为高电压位准(即，供应电压VDD)时，第三开关SW3为导通且供应电压VDD经由第二单向导通装置1210、第三单向导通装置1220以及第三开关SW3，对第三电容C3充电。
根据本发明的另一实施例，当控制信号SC为低电压位准(即，供应电压VDD)时，第三开关SW3为不导通。第四单向导通装置1230将第一内部信号SI1提供至充电节点NCH，使得第三电容C3经由放电电阻RD而放电至第二节点N2(即，第五常闭晶体管ME5的栅极端)。
根据本发明的一实施例，放电电阻RD的电阻值决定第三电容C3所能充电的最高电压，也决定了第二节点N2所能到达的最高电压。此外，放电电阻RD的电阻值越大，就会造成上桥电压VD的上升时间越慢。因此，放电电阻RD的电阻值存在着权衡取舍(trade-off)。
根据本发明的一实施例，第二单向导通装置1210、第三单向导通装置1220以及第四单向导通装置1230的每一者为二极管。根据本发明的其他实施例，第二单向导通装置1210、第三单向导通装置1220以及第四单向导通装置1230的每一者为耦接成二极管形式的常闭晶体管。
根据本发明的一实施例，自举电路1200还包括常开的第二常开晶体管MD2，用以增进第五常闭晶体管ME5的驱动能力。第二常开晶体管MD2的源极端以及栅极端耦接至第一内部节点NI1，第二常开晶体管MD2的漏极端由供应电压VDD供电。
图13为显示根据本发明的另一实施例所述的电力电路的方块图。如图13所示，电力电路1300包括功率晶体管1310、第一自举电路1320、第二自举电路1330以及前置驱动电路1340，其中第一自举电路1320包括上桥晶体管1321、下桥晶体管1322以及电荷泵1323。第一自举电路1320、第二自举电路1330以及前置驱动电路1340作为驱动功率晶体管1310的驱动电路。
功率晶体管1310、上桥晶体管1321、下桥晶体管1322以及电荷泵1323分别对应至图8的功率晶体管810、上桥晶体管821、下桥晶体管822以及电荷泵823。第二自举电路1330对应至图11的第二自举电路1130或图12的第二自举电路1200。根据本发明的一实施例，图10的上桥常开晶体管1024可用以增加上桥晶体管1321的驱动能力。
第一自举电路1320、第二自举电路1330以及前置驱动电路1340作为驱动功率晶体管1310的驱动电路。前置驱动电路1340接收控制信号SC而产生第二内部信号SI2至第二自举电路1330，用以增进控制信号SC的驱动能力。前置驱动电路1340包括驱动常开晶体管MDR以及第七常闭晶体管ME7。
驱动常开晶体管MDR的栅极端以及源极端耦接至第二内部节点NI2，驱动常开晶体管MDR的漏极端由供应电压VDD供电。第七常闭晶体管ME7的栅极端接收控制信号SC，第七常闭晶体管ME7的源极端耦接至接地端，第七常闭晶体管ME7的漏极端耦接至第二内部节点NI2。
图14为显示根据本发明的另一实施例所述的电力电路的方块图。如图14所示，电力电路1400包括功率晶体管1410、第一自举电路1420、第二自举电路1430、前置驱动电路1440以及迟滞电路1450，其中第一自举电路1420包括上桥晶体管1421、下桥晶体管1422以及电荷泵1423。第一自举电路1420、第二自举电路1430、前置驱动电路1440以及迟滞电路1450用以驱动功率晶体管1410。
功率晶体管1410、上桥晶体管1421、下桥晶体管1422以及电荷泵1423、第二自举电路1430以及前置驱动电路1440分别对应至图13的功率晶体管1310、上桥晶体管1321、下桥晶体管1322以及电荷泵1323、第二自举电路1330以及前置驱动电路1340。第二自举电路1430对应至图11的第二自举电路1130或图12的自举电路600。根据本发明的一实施例，上桥常开晶体管1024可用以增加上桥晶体管1421的驱动能力。
迟滞电路1450接收控制信号SC而于第三内部节点NI3产生第三内部信号SI3，并提供给前置驱动电路1440，用以进一步提供迟滞功能给控制信号SC。迟滞电路1450包括第二电阻R2、第八常闭晶体管ME8、第九常闭晶体管ME9、第十常闭晶体管ME10以及第三电阻R3。
第二电阻R2耦接于供应电压VDD以及第三内部节点NI3之间。第八常闭晶体管ME8的栅极端耦接至第四节点N4，第八常闭晶体管ME8的源极端耦接至第四节点N4，第八常闭晶体管ME8的漏极端于第三内部节点NI3耦接至第二电阻R2。第九常闭晶体管ME9的栅极端耦接至第四节点N4，第九常闭晶体管ME9的源极端耦接至接地端，第九常闭晶体管ME9的漏极端耦接至第五节点N5。
第十常闭晶体管ME10的栅极端耦接至三内部节点NI3，第十常闭晶体管ME10的源极端耦接至第五节点N5，第十常闭晶体管ME10的漏极端由供应电压VDD所供电。第三电阻R3耦接至第四节点N4，并且接收控制信号SC。
如图9所示，由于电荷泵900的第一电容C1并未经由功率晶体管810充电，上桥电压VH可保持稳定且免于干扰。图11的第二自举电路1130、图12的自举电路600、图13的前置驱动电路1340以及图14的迟滞电路1450用以增进控制信号SC的驱动能力。
图15为显示根据本发明的一实施例所述的集成电路的方块图。如图15所示，集成电路1500包括稳压器1510、驱动电路1520以及功率晶体管1530。稳压器1510用以将输入电压VIN转换至供应电压VDD，其中供应电压供应至驱动电路1520，用以驱动功率晶体管1530。
根据本发明的一些实施例，驱动电路1520可为第2、3图的驱动电路220、图4的驱动电路420、图5的驱动电路520以及第一前置驱动电路530的组合、图6的驱动电路620、第一前置驱动电路630以及第二前置驱动电路640的组合、图7的驱动电路720、第一前置驱动电路730、第二前置驱动电路740以及迟滞电路750的组合、图9的第一自举电路820以及反相器80的组合、图10的第一自举电路1020以及反相器80的组合、图11的第一自举电路1120以及第二自举电路1130的组合、图11的第一自举电路1120以及图12的自举但路1200和/或第二常开晶体管MD2的组合、图13的第一自举电路1320、第二自举电路1330以及前置驱动电路1340的组合、以及图14的第一自举电路1420、第二自举电路1430、前置驱动电路1440以及迟滞电路1450的组合。
根据本发明的一些实施例，功率晶体管1530对应至第2、3图的功率晶体管210、图4的功率晶体管410、图5的功率晶体管510、、图6的功率晶体管610、图7的功率晶体管710、第8、9图的功率晶体管810、图10的功率晶体管1010、图11的功率晶体管1110、图13的功率晶体管1310、以及图14的功率晶体管1410。
图16为显示根据本发明的一实施例所述的图15的稳压器1510的电路图。如图16所示，稳压器1600包括第一差动放大器1611、第二差动放大器1612、通过元件1620、反馈电压分压电路1630、参考电压分压电路1640、输入电容CIN以及输出电容COUT，其中第一差动放大器1611与第二差动放大器1612相串接。根据本发明的一实施例，稳压器1600全部由氮化镓工艺所实现。
第一差动放大器1611将参考电压VREF与反馈电压VFB相比，而在第一输出节点NO1产生第一输出电压VO1，在第一反相输出节点NO1B产生第一反相输出电压VO1B。第二差动放大器1612将第一输出电压VO1与第一反相输出电压VO1B相比，而产生第二输出电压VO2。
通过元件1620根据第二输出节点NO2的第二输出电压VO2，而将输出电流IO自输入电压VIN流至供应电压VDD。反馈电压分压电路1630将供应电压VDD除上反馈因数，而产生反馈电压VFB。参考电压分压电路1640将输入电压VIN除上参考因数，而产生参考电压VREF。
如图16所示，第一差动放大器1611包括第一N型晶体管M1、第一电阻RX1、第二N型晶体管M2、第二电阻RX2以及第一电流源IS1。第一N型晶体管M1包括接收参考电压VREF的栅极端、耦接至第一节点N1的源极端以及耦接至第一反相输出节点NO1B的漏极端。第一电阻RX1耦接于输入电压VIN以及第一反相输出节点NO1B之间。
第二N型晶体管M2包括接收反馈电压VFB的栅极端、耦接至第一节点N1的源极端以及耦接至第一输出节点NO1的漏极端。第二电阻RX2耦接于输入电压VIN以及第一输出节点NO1之间，第一电流源IS1自第一节点N1汲取第一电流I1至接地端。
第二差动放大器1612包括第三N型晶体管M3、第三电阻RX3、第四N型晶体管M4、第四电阻RX4、第二电流源IS2、第一箝位电路CL1以及第二箝位电路CL2。第三N型晶体管M3包括接收第一输出电压VO1的栅极端、耦接至第二节点N2的源极端以及耦接至第二反向输出节点NO2B的漏极端。第三电阻RX3耦接于输入电压VIN以及第二反相输出节点NO2B之间。
第四N型晶体管M4包括接收第一反相输出电压VO1B的栅极端、耦接至第二节点N2的源极端以及耦接至第二输出节点NO2的漏极端。第四电阻RX4耦接于输入电压VIN以及第二输出节点NO2之间。第二电流源IS2自第二节点N2汲取第二电流I2至接地端。
第一箝位电路CL1耦接于第一输出节点NO1以及第二节点N2之间，其中第一箝位电路CL1用以箝位第三N型晶体管M3的栅极端与源极端的跨压。第二箝位电路CL2耦接于第一反相输出节点NO1B以及第二节点N2之间，其中第二箝位电路CL2用以箝位第四N型晶体管M4的栅极端至源极端的跨压。
通过元件1620包括通过N型晶体管MPE以及第三箝位电路CL3。通过N型晶体管MPE包括接收第二输出电压VO2的栅极端、耦接至供应电压VDD的源极端以及接收输入电压VIN的漏极端。第三箝位电路CL3耦接于通共N型晶体管MPE的栅极端以及源极端之间，其中第三箝位电路CL3用以箝位通过N型晶体管MPE的栅极端与源极端之间的跨压。第一箝位电路CL1、第二箝位电路CL2以及第三箝位电路CL3的每一者将于下文中详细描述。
反馈电压分压电路1630包括第一反馈电阻RF1以及第二反馈电阻RF2，反馈因数为：RF2/(RF1+RF2)。参考电压分压电路1640包括第一参考电阻RR1以及第二参考电阻RR2，参考因数为：RR2/(RR1+RR2)。
根据本发明的一实施例，当供应电压VDD太高以致于反馈电压VFB超过参考电压VREF，第一差动放大器1611产生低于第一反相输出电压VO1B的第一输出电压VO1，使得第二差动放大器1612将第二输出电压VO2拉低而不导通通过N型晶体管MPE，进而拉低供应电压VDD。
根据本发明的另一实施例，当供应电压VDD太低以致于反馈电压VFB低于参考电压VREF，第一差动放大器1611产生超过第一反相输出电压VO1B的第一输出电压VO1，使得第二差动放大器1612将第二输出电压VO2抬升而导通通过N型晶体管MPE，进而抬升供应电压VDD。
根据本发明的一实施例，因为稳压器1600全部皆由氮化镓工艺所实现，其中氮化镓工艺中仅具有N型晶体管，串接的第一差动放大器1611以及第二差动放大器1612提供实现于氮化镓工艺的稳压器1600一个合适的放大器架构。
图17为显示根据本发明的一实施例所述的限压电路的电路图。根据本发明的一实施例，第一箝位电路CL1、第二箝位电路CL2以及第三箝位电路CL3的每一者，皆可利用箝位电路1700实现。
如图17所示，箝位电路1700包括第一箝位N型晶体管1701以及第二箝位N型晶体管1702，其中第一箝位N型晶体管1701以及第二箝位N型晶体管1702耦接为二极管形式，并且相互串接于正箝位节点NCLP以及负箝位节点NCLN之间。根据本发明的一实施例，第一箝位N型晶体管1701以及第二箝位N型晶体管1702的每一者为氮化镓晶体管。
根据本发明的一实施例，当正箝位节点NCLP的电压够高以致于导通第一箝位N型晶体管1701以及第二箝位N型晶体管1702，正箝位节点NCLP以及负箝位节点NCLN之间的电位差因而被箝位于第一箝位N型晶体管1701的栅极端与源极端之间的跨压以及第二箝位N型晶体管1702的栅极端与源极端之间的跨压。因此，正箝位节点NCLP以及负箝位节点NCLN之间的电压差也就被维持在一个安全电压之内。
根据本发明的一实施例，当第一箝位电路CL1、第二箝位电路CL2以及第三箝位电路CL3皆以箝位电路1700置换时，第三N型晶体管M3、第四N型晶体管M4以及通过N型晶体管MPE的栅极端与源极端之间的跨压，均被维持于低于崩溃电压的电压值。
以上所述为实施例的概述特征。所属技术领域中技术人员应可以轻而易举地利用本发明为基础设计或调整以实行相同的目的和/或实现此处介绍的实施例的相同优点。所属技术领域中技术人员也应了解相同的配置不应背离本创作的精神与范围，在不背离本创作的精神与范围下他们可做出各种改变、取代和交替。说明性的方法仅表示示范性的步骤，但这些步骤并不一定要以所表示的顺序执行。可另外加入、取代、改变顺序和/或消除步骤以视情况而作调整，并与所公开的实施例精神和范围一致。