一种增强型电平移位器的制作方法

本实用新型总体上涉及集成电路技术领域，更具体而言涉及一种增强型电平移位器。

背景技术：

微控制器(MicroControllerUnit，简称“MCU”)，又称单片微型计算机(简称“单片机”)，是随着大规模集成电路的出现和发展，将计算机的CPU、RAM、ROM、定时器和多种I/O接口集成在片芯片上，形成芯片级的计算机，为不同的应用场合做不同组合控制。

对于MCU芯片而言，应用测试环境下，要求对逻辑部分能单独提供任意低电源电压VCORE，以测试其逻辑部分的性能。而此低电压VCORE要隔离于芯片的电源电压VCC。因此常见的做法是在MCU启动以后，利用测试控制逻辑，将MCU的LDO(low dropout regulator，是一种低压差线性稳压器)输出断开，从芯片外围加入低电源电压，以达到其测试目的。

图1示出根据现有技术的LDO的逻辑控制电路100的示意图。如图1所示，LDO 110工作在VCC域，而MCU逻辑部分120工作在VDD域。为了使MCU逻辑部分120输出的逻辑控制信号能够作用在LDO 110，需要通过电平移位器130将MCU逻辑部分120输出的逻辑控制信号从VDD域转换到VCC域。

然而，在芯片的启动状态下，MCU逻辑部分120可能无法提供一个稳定可靠的初始状态。如果MCU逻辑部分120发出错误的指令，MCU的LDO输出被断开，逻辑低电源电压无法启动。导致MCU启动失败。此种情况尤其在“无功耗的上电复位POR和掉电复位BOR，反复上下电源”下易发生。

因此，本领域需要通过新型的电路设计来排除此错误逻辑，确保MCU能正常启动。

技术实现要素：

本实用新型的任务是提供一种增强型电平移位器，包括：

反相器，所述反相器的输入端接收输入信号，输出端连接到第一节点，所述反相器由VDD供电；

下拉状态设定装置，所述下拉状态设定装置的输入端连接到所述第一节点，输出端连接到第二节点；

第一晶体管，所述第一晶体管的栅极连接到所述第一节点，源极接地，漏极连接到第三节点；

第二晶体管，所述第二晶体管的栅极连接到所述第二节点，源极接地，漏极连接到第四节点；

正反馈逻辑电路，所述正反馈逻辑电路与VCC相连，并且与第三节点和第四节点相连；以及

上拉状态设定装置，所述上拉状态设定装置连接在VCC与第四节点之间；

其中当VDD是不能正确判断逻辑信号的电压时，下拉状态设定装置将第二节点设定为VDD域的低电压，所述上拉状态设定装置将所述第四节点设定为VCC域的高电压；

当VDD是能正确判断逻辑信号的电压时，所述增强型电平移位器配制成将VDD域输入信号改变成VCC域输出信号。

在本实用新型的一个实施例中，所述第一晶体管和第二晶体管是NMOS晶体管。

在本实用新型的一个实施例中，所述正反馈逻辑电路包括第三晶体管和第四晶体管，第三晶体管的源极连接到VCC，第三晶体管的漏极通过第三节点连接到第一晶体管的漏极，第四晶体管的源极连接到VCC，第四晶体管的漏极通过第四节点连接到第二晶体管的漏极，第三节点连接到第四晶体管的栅极，第四节点连接到第三晶体管的栅极；所述第三晶体管和第四晶体管是PMOS晶体管。

在本实用新型的一个实施例中，所述下拉状态设定装置包括：

第五晶体管，所述第五晶体管的栅极连接到第一节点，源极连接到VDD，漏极连接到第二节点；以及

第一电阻，所述第一电阻的一端连接到第二节点，另一端接地。

在本实用新型的一个实施例中，所述第五晶体管是PMOS晶体管。

在本实用新型的一个实施例中，所述下拉状态设定装置包括：

第二反相器，所述第二反相器的输入端连接到所述第一节点，输出端连接到第二节点，所述第二反相器由VDD供电；

第一电容，所述第一电容连接在第一节点和VDD之间；以及

第二电容，所述第二电容连接在第二节点和接地之间。

在本实用新型的一个实施例中，所述上拉状态设定装置是第二电阻，所述第二电阻连接在VCC与第四节点之间。

在本实用新型的一个实施例中，所述上拉状态设定装置是第三电容，所述第三电容连接在VCC与第四节点之间。

在本实用新型的一个实施例中，所述的增强型电平移位器还包括输出信号整形和初态锁定装置，所述输出信号整形和初态锁定装置连接到所述第四节点，且配置成输出与第四节点反相的信号，

其中当VDD是不能正确判断逻辑信号的电压时，所述增强型电平移位器配制成将输出信号锁定为VCC域的低电压。

在本实用新型的一个实施例中，所述输出信号整形和初态锁定装置包括：

第三反相器，所述第三反相器的输入端连接到第四节点，输出端为所述增强型电平移位器的输出端，所述第三反相器由VCC供电。

第六晶体管，所述第六晶体管的源极连接到VCC，漏极连接到第四节点，栅极连接到所述第三反相器的输出端。

本实用新型公开的增强型电平移位器电路通过对输出信号的初始状态进行锁定，能得到稳定可靠的初始输出。

附图说明

为了进一步阐明本实用新型的各实施例的以上和其它优点和特征，将参考附图来呈现本实用新型的各实施例的更具体的描述。可以理解，这些附图只描绘本实用新型的典型实施例，因此将不被认为是对其范围的限制。在附图中，为了清楚明了，相同或相应的部件将用相同或类似的标记表示。

图1示出根据现有技术的LDO的逻辑控制电路100的示意图。

图2示出根据本实用新型的一个实施例的电平移位器电路200的示意图。

图3示出根据本实用新型的一个实施例的增强型电平移位器电路300的示意图。

图4示出根据本实用新型的一个实施例的增强型电平移位器电路400的示意图。

图5示出根据本实用新型的一个实施例的增强型电平移位器电路500的示意图。

具体实施方式

在以下的描述中，参考各实施例对本实用新型进行描述。然而，本领域的技术人员将认识到可在没有一个或多个特定细节的情况下或者与其它替换和/或附加方法、材料或组件一起实施各实施例。在其它情形中，未示出或未详细描述公知的结构、材料或操作以免使本实用新型的各实施例的诸方面晦涩。类似地，为了解释的目的，阐述了特定数量、材料和配置，以便提供对本实用新型的实施例的全面理解。然而，本实用新型可在没有特定细节的情况下实施。此外，应理解附图中示出的各实施例是说明性表示且不一定按比例绘制。

在本说明书中，对“一个实施例”或“该实施例”的引用意味着结合该实施例描述的特定特征、结构或特性被包括在本实用新型的至少一个实施例中。在本说明书各处中出现的短语“在一个实施例中”并不一定全部指代同一实施例。

图2示出根据本实用新型的一个实施例的电平移位器电路200的示意图。电平移位器电路200可用于将第一电压的输入信号改变成第二电压的输出信号。在本实用新型的实施例中，电平移位器电路可设置在MCU逻辑部分和LDO之间，以将VDD域信号转换成VCC域信号，使得两个电路中的每一者都能够基于对应高电压值检测高信号。

电平移位器电路200包括晶体管204和205，它们可以是(但不限于)n型场效应晶体管(FET)，例如n型金属氧化物半导体场效应晶体管(MOSFET)。在一个实例中，晶体管204和205为下拉装置。

电平移位器电路200包括晶体管206和207，它们可以是(但不限于)p型FET，例如p型MOSFET。在一个实例中，晶体管206和207为上拉装置。

电平移位器电路200还包括反相器202、203和208，它们可以是(但不限于)逻辑非的电路、逻辑门和/或逻辑。当反相器的输入端是VDD域的L(低电压，例如，0伏特)时，反相器的输出端为VDD域的H(高电压，例如，VDD)。

如图2所示，电平移位器电路200的输入端201与反相器202的输入端相连，反相器202的输出端连接到反相器203的输入端，反相器203的输出端连接到晶体管205的栅极，反相器202与反相器203之间的连接节点A连接到晶体管204的栅极，反相器202与反相器203还连接到VDD电压。

晶体管206的源极连接到VCC。晶体管206的漏极连接到晶体管204的漏极。晶体管207的源极连接到VCC。晶体管207的漏极连接到晶体管205的漏极。晶体管206的漏极与晶体管204的漏极之间的连接节点C连接到晶体管207的栅极。晶体管207的漏极与晶体管205的漏极之间的连接节点D连接到晶体管206的栅极。晶体管204和205的源极接地。节点D还连接到反相器208的输入端。反相器208的输出端即为电平移位器电路200的输出端209。反相器208还连接到VCC电压。

在电平移位器电路200工作过程中，当输入端201是VDD域的L时，输出端209为VCC域的L；当输入端201是VDD域的H时，输出端209为VCC域的H。然而，当MCU反复上下电时，如果VDD域下的错误逻辑，会影响LDO的逻辑控制，使VDD没有输出。例如，当VDD<0.5V时，即器件无法确立状态，电平移位器电路200可能使输出端输出H，这样MCU的LDO被断开，VDD无法充电，状态被锁死在VDD＝L，系统无法RESET恢复，只能重新上电。

为了解决MCU启动问题，需要对VDD转VCC的逻辑进行一定的纠错处理。图3示出根据本实用新型的一个实施例的增强型电平移位器电路300的示意图。如图3所示，对节点B和节点D设定初始状态，并且对输出信号的初始状态进行锁定，从而得到稳定可靠的初始输出。

增强型电平移位器电路300包括反相器302、下拉状态设定装置303、下拉晶体管304和305、正反馈逻辑电路306、上拉状态设定装置307以及输出信号整形和初态锁定装置308。通过下拉状态设定装置303和上拉状态设定装置307对输出信号的初始状态进行锁定，从而得到稳定可靠的初始输出。

如图3所示，反相器302可以是(但不限于)逻辑非的电路、逻辑门和/或逻辑。当反相器的输入端是VDD域的L(低电压，例如，0伏特)时，反相器的输出端为VDD域的H(高电压，例如，VDD)。电平移位器电路300的输入端301与反相器302的输入端相连，反相器302的输出端连接到下拉状态设定装置303的输入端，下拉状态设定装置303的输出端连接到晶体管305的栅极，反相器302与下拉状态设定装置303之间的连接节点A连接到晶体管304的栅极。反相器302和下拉状态设定装置303还连接到VDD电压。晶体管304和305的源极接地。晶体管304的漏极连接到节点C，晶体管305的漏极连接到节点D。节点C和节点D分别连接到正反馈逻辑电路306。正反馈逻辑电路306还与VCC相连。上拉状态设定装置307连接在VCC与节点D之间。输出信号整形和初态锁定装置308连接在节点D与输出端309之间。输出信号整形和初态锁定装置308还连接到VCC电压

当VDD大于一特定电压(例如，所述特定电压为0.5V)，即VDD能正确判断逻辑信号的电压，当输入端301是VDD域的L时，经反相器302后，节点A为VDD域的H，下拉状态设定装置303将节点A逻辑状态反相，因此节点B为VDD域的L，晶体管304导通，而晶体管305断开，因此节点C为VCC域的L，节点D为VCC域的H，经过输出信号整形和初态锁定装置308后输出端309为VCC域的L；同理，当输入端301是VDD域的H时，输出端309为VCC域的H。

当VDD小于所述特定电压时，即，VDD是不能正确判断逻辑信号的电压，器件无法确立状态时，节点A是一个不定状态，此时，通过下拉状态设定装置303将节点B设定为VDD域的L；此时节点D没有下拉晶体管，而存在上拉状态设定装置307，通过上拉状态设定装置307使得节点D为VCC域的H，经过输出信号整形和初态锁定装置308后输出端309为VCC域的L，使得MCU系统能正常启动。

下文中结合图4和图5所示的两个具体实施例，详细描述下拉状态设定装置303、正反馈逻辑电路306、上拉状态设定装置307以及输出信号整形和初态锁定装置308和具体电路结构的几个示例。本领域的技术人员应该理解，在不同的实施例中所描述的多个特征可以自由组合，并且这些组合均落入本实用新型的保护范围内。

图4示出根据本实用新型的一个实施例的增强型电平移位器电路400的示意图。

在图4所示的增强型电平移位器电路400中，反相器402、下拉晶体管404和405与图3所示的对应器件类似，因此不再进一步详细描述。

下拉状态设定装置303对应于图4所示的晶体管403和电阻412，晶体管403可以是(但不限于)p型FET，例如p型MOSFET。晶体管403的栅极连接到节点A，源极连接到VDD，漏极连接到节点B，进而连接到晶体管405的栅极。电阻412的一端连接到节点B，另一端接地。

正反馈逻辑电路306对应于图4所示的晶体管406和407，它们可以是(但不限于)p型FET，例如p型MOSFET。在一个实例中，晶体管406和407为上拉装置。晶体管406的源极连接到VCC。晶体管406的漏极连接到晶体管404的漏极。晶体管407的源极连接到VCC。晶体管407的漏极连接到晶体管405的漏极。晶体管406的漏极与晶体管404的漏极之间的连接节点C连接到晶体管407的栅极。晶体管407的漏极与晶体管405的漏极之间的连接节点D连接到晶体管406的栅极。

上拉状态设定装置307对应于图4所示的电阻408，电阻408连接在VCC与节点D之间。

输出信号整形和初态锁定装置308对应于图4所示的晶体管409和反相器410。反相器410的输入端连接到节点D，反相器410的输出端为增强型电平移位器电路400的输出端411，反相器410还连接到VCC。晶体管409可以是(但不限于)p型FET，例如p型MOSFET。晶体管409的源极连接到VCC，晶体管409的漏极连接到节点D，晶体管409的栅极连接到输出端411。

当VDD大于一特定电压(例如，所述特定电压为0.5V)，即VDD能正确判断逻辑信号的电压，当输入端401是VDD域的L时，经反相器402后，节点A为VDD域的H，晶体管403断开，因此节点B为VDD域的L，晶体管404导通，而晶体管405断开，因此节点C为VCC域的L，节点D为VCC域的H，经过反相器410反相后，输出端411为VCC域的L；同理，当输入端401是VDD域的H时，输出端411为VCC域的H。

当VDD小于所述特定电压时，即，VDD不能正确判断逻辑信号的电压，器件无法确立状态时，节点A是一个不定状态，此时，无论晶体管403是否导通，节点B均为VDD域的L；此时晶体管405断开，节点D没有下拉晶体管，而存在上拉电阻408，使得节点D为VCC域的H，经过反相器410后输出端411为VCC域的L，使得MCU系统能正常启动。

图4所示的增强型电平移位器电路400解决了初始状态不定的问题，但是在输入为H时，电平移位器电路400存在功耗损失。这在一般的电平移位器电路下是不允许的。但是如果此逻辑信号在使用时，会恒定L；只是在测试时，会根据需要置H，而且在电平移位器电路输入为H时，系统不在乎其功耗。此结构是有效的，如上面提到的对MCU的LDO断开TEST测试位。

图5示出根据本实用新型的一个实施例的增强型电平移位器电路500的示意图。

在图5所示的增强型电平移位器电路500中，反相器502、下拉晶体管504和505与图3所示的对应器件类似，因此不再进一步详细描述。

下拉状态设定装置303对应于图5所示的反相器503、电容512和513。反相器503的输入端连接到节点A，输出端连接到节点B，反相器503还与VDD相连。电容512连接在节点A和VDD之间，电容513连接在节点B和接地之间。

正反馈逻辑电路306对应于图5所示的晶体管506和507，它们可以是(但不限于)p型FET，例如p型MOSFET。在一个实例中，晶体管506和507为上拉装置。晶体管506的源极连接到VCC。晶体管506的漏极连接到晶体管504的漏极。晶体管507的源极连接到VCC。晶体管507的漏极连接到晶体管505的漏极。晶体管506的漏极与晶体管504的漏极之间的连接节点C连接到晶体管507的栅极。晶体管507的漏极与晶体管505的漏极之间的连接节点D连接到晶体管506的栅极。

上拉状态设定装置307对应于图5所示的电容508，电阻508连接在VCC与节点D之间。

输出信号整形和初态锁定装置308对应于图5所示的晶体管509和反相器510。反相器510的输入端连接到节点D，反相器510的输出端为增强型电平移位器电路500的输出端511，反相器510还连接到VCC。晶体管509可以是(但不限于)p型FET，例如p型MOSFET。晶体管509的源极连接到VCC，晶体管509的漏极连接到节点D，晶体管509的栅极连接到输出端511。

当VDD大于一特定电压(例如，所述特定电压为0.5V)，即VDD能正确判断逻辑信号的电压，当输入端501是VDD域的L时，经反相器502后，节点A为VDD域的H，经反相器503后，节点B为VDD域的L，晶体管504导通，而晶体管505断开，因此节点C为VCC域的L，节点D为VCC域的H，经过反相器510反相后，输出端511为VCC域的L；同理，当输入端501是VDD域的H时，输出端511为VCC域的H。

当VDD＝0V时，通过晶体管506和507，使C、D产生不平衡，D点被拉高，使得输出端511的输出为VCC域的L，让MCU系统能正常启动。VDD电压上升，但VDD小于所述特定电压，此时利用电容512使节点A跟随VDD，利用电容513使节点B跟随GND。使其保持输出端511的输出为VCC域的L的状态。

当需要利用此逻辑测试或者切换工作状态时，输入从L转变为H，节点A被拉低，节点B被拉高，节点C被拉高，节点D被拉低，输出为H。系统完成状态转换。

通过本实用新型公开的增强型电平移位器电路解决了在芯片的启动状态下，MCU逻辑部分可能无法提供一个稳定可靠的初始状态，逻辑低电源电压无法启动，导致MCU启动失败的问题。本实用新型公开的增强型电平移位器电路通过对输出信号的初始状态进行锁定，得到稳定可靠的初始输出。

虽然本实用新型的一些实施方式已经在本申请文件中予以了描述，但是对本领域技术人员显而易见的是，这些实施方式仅仅是作为示例示出的。本领域技术人员可以想到众多的变型方案、替代方案和改进方案而不超出本实用新型的范围。所附权利要求书旨在限定本实用新型的范围，并藉此涵盖这些权利要求本身及其等同变换的范围内的方法和结构。