基于时间的延迟线模拟比较器的制作方法

本申请案主张2016年7月19日申请的第62/364,164号美国临时申请案的优先权，所述申请案的全文以引用的方式并入本文中。

技术领域

本发明涉及基于时间的数字延迟线(DDL)模/数转换器(ADC)，特定来说涉及用于比较器中的此类转换器。

背景技术：

存在许多不同种类的ADC且其用途通常取决于应用。ADC可根据位大小而变动，其中模拟信号将经数字化为2ⁿ个不同数字值，其中ADC是使用n个位来表示模拟值的范围的n位转换器。此外，ADC可包含针对模拟信号的输入范围。ADC的最低数字化输出(例如，针对8位ADC的00000000)可对应于模拟信号输入的下限。ADC的最高数字化输出(例如，针对8位ADC的11111111)可对应于模拟信号输入的上限。此类实例值可指定正值或不带正负号值，但可取而代之使用两者的互补二进制列举。ADC可具有可对应于取样率(或对模拟信号进行取样的频率)的经定义带宽。ADC可根据变化的线性度来输出值。

技术实现要素：

本发明的实施例可包含电压比较器。所述电压比较器可包含：第一输入，其经配置以接收第一模拟电压；第二输入，其经配置以接收第二模拟电压；第一数字延迟线，其经配置以经由第一延迟电路传播所述第一模拟电压且经由第二电路传播所述第二模拟电压；及输出电路，其经配置以基于是表示所述第一模拟电压的值还是表示所述第二模拟电压的值经由所述第一数字延迟线更快传播而提供比较器输出。结合以上实施例中的任一者，所述比较器输出可经配置以识别是所述第一模拟电压还是所述第二模拟电压更大。结合以上实施例中的任一者，所述电压比较器可进一步包含电压到电流转换器电路。结合以上实施例中的任一者，所述第一数字延迟线可经进一步配置以在将所述第一模拟电压转换成第一电流且将所述第二模拟电压转换成第二电流后，传播所述第一模拟电压及所述第二模拟电压。结合以上实施例中的任一者，所述输出电路经进一步配置以基于是所述第一电流还是所述第二电流更大而提供所述比较器输出。结合以上实施例中的任一者，输出电路经进一步配置以基于所述第一电流大于所述第二电流的确定来识别所述第一模拟电压大于所述第二模拟电压。结合以上实施例中的任一者，输出电路经进一步配置以基于表示所述第一模拟电压的所述值比表示所述第二模拟电压的所述值经由所述第一数字延迟线更快传播的确定来识别所述第一模拟电压大于所述第二模拟电压。结合以上实施例中的任一者，所述电压比较器可进一步包含第二数字延迟线及多路复用器。结合以上实施例中的任一者，所述第一数字延迟线及所述第二数字延迟线可经配置以替代地比较模拟电压输入。

结合以上实施例中的任一者，所述比较器可进一步包含温度计码逻辑电路，其经配置以将表示所述第一模拟电压及所述第二模拟电压的值解释为用于所述输出电路的比较识别。结合以上实施例中的任一者，比较器可进一步包含跨导器，其经配置以将所述第一模拟电压与所述第二模拟电压之间的输入差分电压转换成表示所述第一模拟电压及所述第二模拟电压的差分电流。

结合以上实施例中的任一者，每一差分数字延迟线可包含电流限制缓冲器链。

结合以上实施例中的任一者，给定差分数字延迟线可经配置以按根据施加到所述给定差分数字延迟线的差分电流的速度而操作。结合以上实施例中的任一者，比较器可进一步包含锁存器，其经配置以在较快差分数字延迟线完成后，保存来自较慢差分数字延迟线的数据。

本发明的实施例可包含微控制器，所述微控制器包含对上述实施例中的任一者实施的多个电压比较器。

本发明的实施例可包含通过上述比较器或微控制器中的任一者执行的方法。

附图说明

图1说明根据本发明的实施例的实例超范围保护可变分辨率差分延迟线ADC；

图2说明根据本发明的实施例的输入电路的表示；

图3说明根据本发明的实施例的ADC的操作的时序图；

图4说明根据本发明的实施例的实例前端；

图5说明根据本发明的实施例的实例延迟单元；

图6是根据本发明的实施例的ADC的更详细视图；

图7是根据本发明的实施例的ADC的另一更详细视图；及

图8是根据本发明的实施例的具有具备用于控制PWM的数字比较器的特征的ADC的微控制器的说明；

图9A到9B是根据本发明的实施例的使用DDL ADC的实例比较器的说明；

图10是根据本发明的实施例的使用DDL ADC的实例比较器的更详细说明；

图11更详细说明根据本发明的实施例的比较器的元件；及

图12说明根据本发明的实施例的比较器的实例时序。

具体实施方式

图1说明根据本发明的实施例的实例超范围保护可变分辨率差分延迟线ADC 100。ADC 100可用于(例如)比较器中。

ADC 100可经实施为数字延迟线(DDL)ADC。经由实施为数字延迟线ADC，ADC 100可以比常规快闪式ADC更低成本及更小功率执行其测量。在一个实施例中，ADC 100可包含背景校准。在另一个实施例中，ADC 100可包含范围调整。在又另一个实施例中，ADC 100可估计超出将测量其模拟输入的所要范围的程度。当ADC 100的误差电压超出范围时，使用ADC 100的控制回路可能难以重新获取锁定。通过ADC 100产生的范围外估计提供误差的方向及定性估计，使得算法可作出必要调整。即使估计在ADC的准确范围外，仅仅估计超出准确范围多远的定性估计可允许更好的作用及性能。在各种实施例中，模拟输入超出范围的确定可用作到ADC 100的输入之间的比较评估。

可大体上用数字、低电压逻辑实施ADC 100。因此，在占据面积或裸片大小方面，ADC 100可较小。此外，ADC 100可因此需要低功率。又，ADC 100可因此极快操作。因此，即使当ADC 100的多个例子可经组合以产生此比较器的实际实施方案时，ADC 100仍可用作比较器。

背景校准可在关键度量(例如分辨率及精确度)方面改进ADC 100性能。范围调整可使ADC 100作为比较器的使用更灵活且适于针对无论实施何种系统ADC 100的系统需求。当ADC 100(在其输入方面)超出其线性范围时，范围外估计可提供有用信息。此外，ADC 100可指定范围外输入的定性或定量量值及正负号或方向作为估计的部分。在一个实施例中，范围外输入的此定性或定量量值及正负号或方向可用于产生两个输入之间的比较的结果。这可影响ADC 100充当比较器的能力。

通过将ADC 100实施为延迟线ADC，ADC 100可将差分电压转换成差分电流。图2说明根据本发明的实施例的输入电路200的表示。输入电路200可与ADC 100介接或可经实施为ADC 100的部分。输入电路200可经配置以将输入电压与参考电压之间的差分电压转换成电流。特定来说，输入电路200可将差分电压转换成pbias电流及nbias电流。可通过一组晶体管实施输入电路200。差分电流之间的差异与输入电压与参考电压之间的差有关。pbias电流或nbias电流中的一者将强于另一者。此外，pbias电流或nbias电流中的一者将强于另一者到输入电压或参考电压较高的程度。

返回图1，来自输入电路200的pbias电流及nbias电流的输出可作为输入102、104被施加。ADC 100可经由电流饥饿型缓冲器116、118与数据延迟线一起作用。当来自相应nbias 102、pbias 104电流的电流到达元件时，缓冲器116、118中的每一元件可激活以传播其输入。缓冲器状态最初可全部为0，且待传播的转换信号106可为1。在其它情况中，缓冲器状态可最初全部为1，且待传播的转换信号106可为0。Pbias 104电流及nbias 102电流到达缓冲器118、116的相应元件，且当相应电流被接收时，此类元件又激活以将电流传播到缓冲器链中的下一个此类元件。因此，与nbias 102或pbias 104电流的更大且因此更快电流相关联的缓冲器可首先填满。缓冲器可填满有来自转换信号106的传播值(原本施加到两个缓冲器)。另一缓冲器可能一直未填满，但可根据其电流的相对速度(及因此大小)来填满。在一个实施例中，ADC 100可识别缓冲器116、118中的哪一者首先完成。此外，在缓冲器116、118中的一者完成后，ADC 100可检查缓冲器116、118中未完成缓冲器的状态。基于部分填充缓冲器内的经填充元件的数目，可确定nbias 104与pbias 102之间的相对差异。基于此相对差异，可确定输入电压与参考电压之间的差异。可将输入电压与参考电压之间的差异解释为电压之间的比较，使ADC 100作为比较器。缓冲器116、118可被称作电流饥饿型缓冲器，这是因为缓冲器等待激活直到从pbias 102或nbias 104接收到电流为止。缓冲器116、118可以与相应差分电流的大小有关的速度连续激活，相应差分电流又与产生所述差分电流的相应差分电压相关。

ADC 100可经配置以经由温度计码而通过每一缓冲器116、118的相对速度来表示pbias 102与nbias 104之间的速度差异。所述码可存储于锁存器112中。锁存器112可在pbias 102及nbias 104中的第一者完成后，将温度计码存储为缓冲器116、118的快照。在pbias 102或nbias 102中的第一者完成后，缓冲器116、118的相应缓冲器可输出可分别变为done+或done-的其信号，而非传播到下一个延迟元件。done+可表示缓冲器116已完成传播(归因于pbias 102)，且done-可表示缓冲器118已完成传播(归因于nbias 104)。OR门可组合done+及done-以产生done信号。done信号可作为控制经馈送以设置锁存器112的值。因此，锁存器112可在done信号被产生时接受其值，这将在缓冲器116、118中的第一者完成后。经设置或完成的done+及done-中的一者可被保存以作为指示差的正负号的正负号。正负号可由经设置的psign及nsign中的任一者表示。还可根据是否已发出转换信号而设置或复位锁存器112。

在将设置锁存器112的值时(这是因为nbias 102或pbias 104已完成通过其相应缓冲器)，可将缓冲器116、118的当前值加载到锁存器112中。在一个实施例中，可将值的经修改版本加载到锁存器112中。例如，在将结果存储于锁存器112的对应元件中之前，可将来自缓冲器116、118的对应元件的值一起传递通过NAND门。因此，锁存器112可存储一串1，后续接着一串0，且所述1切换为0的所述位置可表示当pbias 102或nbias 104中的较快者到达其相应缓冲器的末端时时，pbias 102或nbias 104中的较慢者到达其相应缓冲器中且产生done信号的位置。可通过温度计到二进制转换器114中的移位寄存器、乘法器或其它算法电路转换展示pbias 102或nbias 104中的较慢者的此位置的温度计码。所得数据106可用于展示pbias 102与nbias 104之间的相对差异。可接着从所得数据106推断产生pbias 102及nbias 104的电压差异。在一些实施例中，例如在电压调节器中，此差异可为调节器的实际输出电压与调节器的输出电压的所要电平之间的差异。

ADC 100包含用数字单元实施的缓冲器116、118。因此，ADC 100可具有小占据面积或裸片需求以及低功率。ADC 100因此可快于其它ADC。此外，使用DDL缓冲器，ADC 100可比其它实施方案更快且更小。相比之下，实施为常规快闪式ADC的ADC可为快，但在当前亚微米技术节点中可为大且消耗大的电流。例如ADC 100的延迟线ADC可相对小得多且功率较低。

在一个实施例中，ADC 100可包含用以执行范围外估计的延迟元件。缓冲器116、118中的每一者可包含p个延迟元件。p个延迟元件可足够供ADC 100实施具有q个位的分辨率的ADC转换。可用n个延迟元件执行电压到转二进制数据106的转换。温度计码可为n个位宽。然而，在实际上用于电压差计算的此类n个延迟元件之前，可存在包含于缓冲器116、118中的每一者中的额外延迟元件。可存在任何适当数目个此类延迟元件，例如1直到m个此类延迟元件。这些额外延迟元件的输出可输出为溢流120。相应缓冲器116、118开始时的这些额外延迟元件及所得位可包含于ADC 100中，使得图2的电压到电流转换器的跨导器及ADC 100的n个延迟单元可在线性区域内操作。在不包含m个延迟单元的情况下，通过n个延迟单元的电流的速度可不与通过电压到电流转换器产生的电流差精确地成比例。

在一个实施例中，ADC 100可将m个延迟单元的输出捕获为溢流120。当vsense的电压值对于电流设置超出范围时，溢流120可用于产生vsense的电压值的估计。可由其中实施ADC 100以进行校正动作的系统的部分使用估计。校正动作可包含改变ADC 100的输入范围、改变参考电压或其它适当动作。

例如，ADC 100的输入范围可为200毫伏。如果参考电压为1.0V，且感测电压为1.4V，那么ADC 100可产生对应于0.2V的电压差异的温度计码。然而，在给定ADC 100的分辨率的情况下可表示的最大差是0.2V。因此，ADC 100可报告感测电压与参考电压之间的差为0.2V。然而，此信息的消费者可辨识差值是可由ADC 100报告的最大值，且因此实际差可能大于报告值。

ADC 100可提供溢流120。当ADC 100的输出指示ADC 100的输入的最大电压差时，ADC 100的输出的消费者可利用溢流120。在一个实施例中，可从来自未用于表示来自ADC 100的输入值的范围的电压差的缓冲器116、118的部分的ADC 100的现存延迟重新使用溢流120。如上文所论述，可从用于用电流差线性化温度计码的延迟重新使用溢流120。

在一个实施例中，当数据106是最大值或最小值时(其中最大对最小性质是由数据106的正负号指定)，可定性地评估溢流120。此评估可是由于跨导器或延迟单元的非线性范围。

在一个实施例中，ADC 100可经配置以执行范围调整。ADC 100的输入范围可经设计为具有(例如)+/-200mV或+/-400mV范围。范围可为可选择的。在进一步实施例中，ADC 100可基于数据106的现有输出而选择可用范围中的一者(例如+/-200mV或+/-400mV)。例如，如果数据106指示最大差且输入范围经选择为+/-200mV，那么输入范围可改变为+/-400mV。在另一实例中，如果数据106指示电压差分小于可用输入范围的一半且输入范围是+/-400mV，那么输入范围可改变为+/-200mV。在使用相同数目个位时，较窄范围可用于增大有效分辨率。较宽范围可最初用于查找初始误差电压且随后随着SMPS控制回路将经测量及参考电压带到较近电平，范围可降低。

在一个实施例中，ADC 100可经配置以执行校准。例如，可通过将电流调整为pbias 102或nbias 104中的个别者而执行校准。在另一实例中，可通过将电流调整为pbias 102及nbias 104两者而执行校准。调整电流可调整pbias 102或nbias 104的速度或偏移。可根据溢流中的校准线调整电流。例如，如果溢流指示差为大，那么电流源电路中的电流可根据差的正负号调高或调低。

在另一实施例中，ADC 100可经配置以通过调整延迟线116、118的长度而执行校准。可通过新增启用元件(例如多路复用器)来选择性地排除使用延迟线116、118中的一些延迟而有效地调整延迟线116、118的长度。

ADC 100可经实施于可利用ADC 100的任何适当芯片、系统单芯片、半导体装置、封装、板、处理器或微控制器内。此类实体可包含处理器及机器可读媒体(例如包含将执行使用ADC 100的操作的指令的存储器)。可进行ADC 100的操作而不必如由常规ADC所使用那样使用中断服务例程(ISR)。此外，直接存储器访问(DMA)可无需如使用常规ADC时的情况那样利用ADC 100。ADC 100的七个例子可小于15ns比较器，且与模拟比较器一样快。

图3说明根据本发明的实施例的ADC 100的操作的时序图。如所示，转换信号可开始模拟到数字转换。清除转换信号可充当复位。在nbias或nbias信号中的第一者中的一者完成后，相关联延迟线将完成。因此，将触发锁存信号且将锁存相关联温度计码。在适当长度的时间期间，温度计码可经解码为数字值。当转换信号再次变低时，可复位延迟线。如果需要，那么可应用校准及范围外估计。

图4说明根据本发明的实施例的实例前端。前端可包含图2中展示的电压到电流转换器的实施方案。可用跨导器部分实施前端。跨导器可将差分电压转换成差分电流且通过调整其阻抗值Rs而完成范围选择。跨导器可根据其跨导gm定义，所述跨导gm可根据差分电流输出除以差分电压输入而给定。前端的整体输出电流可通过以下给定：

可因此调整前端的阻抗以调整输出电流。

图5说明根据本发明的实施例的实例延迟单元。说明两个对应延迟单元及锁存器的相关联部分。三者可经实施为堆叠以产生本质上组合元件的三倍高行或堆叠。在每一延迟单元中，来自先前单元的输出可经路由到时钟信号输入且pbias或nbias信号可经路由到偏置输入。一旦两个输入均为高，则可将输出路由到下一个元件。

图6是根据本发明的实施例的ADC 100的更详细视图。如图6中所展示，在各种实施例中，延迟线116、118可被划分成任选地微调的延迟单元602、超范围延迟单元604及数据延迟单元606。在一些实施例中，可省略经微调延迟单元602及超范围延迟单元604中的一者。此外，这些单元群组中的一或多者可根据ADC 100的所要精确度被划分成单元范围。在一个实施例中，数据延迟单元606可根据所要精确度被划分成单元范围。在另一实施例中，数据延迟单元606及超范围延迟单元604可根据所要精确度被划分成单元范围。

例如，可用多路复用器612将一些延迟单元分组成支持ADC 100的5位精确度所需的数目个数据单元。在另一实例中，可用多路复用器610将一些延迟单元分组成支持ADC 100的6位精确度，或用多路复用器608将一些延迟单元分组成支持ADC 100的7位精确度所需的数目个数据单元。每一此多路复用器可启用接在所述多路复用器之后的延迟线内的延迟单元的延迟操作。因此，可根据精确模式选择性地激活延迟线的部分。可根据ADC 100、用户或软件操作的所要模式设置所述精确模式，或响应于过电压或欠电压情况由ADC 100动态地设置所述精确模式。5位精确度的启用可启用所有后续延迟单元直到done信号产生。类似地，6位精确度的启用可启用所有后续延迟单元直到done信号产生。可执行5位精确度延迟单元的启用。类似地，7位精确度的启用可启用所有后续延迟单元直到done信号产生。可执行5位及6位精确度延迟单元的启用。

因此，在不同情况中及在不同时间可存在群组604及606的一些之间的重叠。未用于超范围的单元可用于常规数据。类似地，未用于数据的单元可用于超范围。此外，任选地经微调延迟单元602的配置可应用于群组604或606的元件。虽然在给定此位群组内，可用应用于整个群组的多路复用器完成位分组，但个别多路复用器可经应用以微调其部分。

在群组602中，针对延迟单元的个别多路复用器可在传播线中微调或省略使用。在一些情况中，针对nbias延迟线中的延迟单元的多路复用器操作可不同于pbias延迟线中的对应延迟单元。因此，延迟线的长度可经调整以便补偿偏移，使得pbias或nbias线中的一者不经过与其它延迟线一样多的延迟元件。可经由bp的索引命令控制用于微调pbias线的多路复用器，且可经由bn的索引命令控制用于微调nbias线的多路复用器。微调延迟线可校准相应电流值。

图7是根据本发明的实施例的ADC 100的另一更详细视图。说明多路复用器706、708。多路复用器706、708可用于类似于多路复用器610、612的目的。多路复用器610可放置于距DDL末端50％点处。多路复用器612可放置于距DDL末端25％点处。未展示的其它多路复用器可放置于(例如)距DDL末端12.5％点处。

ADC 100可包含用以从锁存器加载数据的数字逻辑块，例如块702及块704。针对数字逻辑块的启用信号可与多路复用器启用有联系。例如，当多路复用器706、708将启用全分辨率时，块702及704可允许从锁存器加载所有数据。当多路复用器706、708将启用二分之一分辨率时，块702可关闭，而块704开启。针对四分之一分辨率及等等的其它逻辑块未展示。此类块还配合图6的多路复用器使用。

当关闭ADC 100的延迟线的部分时，距末端较近的每一多路复用器使分辨率减小达1位但使转换速度翻倍。数据锁存器与温度计转二进制代码转换器之间的逻辑块的AND门选择针对不同分辨率选择的适用输入。可取而代之在延迟线与锁存器之间实施此类逻辑块。

通过逻辑块的使用，防止未使用延迟线分接头中的“1”损坏数据结果。放置于延迟线中的多路复用器还可提供将复位值插入到延迟中的多个点的机制以在转换循环后产生更快复位。这可减小到下一转换可开始时的时间延迟。

图8是根据本发明的实施例的具有具备数字比较器特征的DDL ADC的微控制器800的说明。DDL ADC可使用本发明的ADC中的任一者予以实施，但是使用ADC 100作为实例。

在其它应用中，可使用纯模拟比较器(例如)来监测电力施加，其中脉宽调制(PMW)电源持续产生具有设置电源输出的工作循环的开-关信号。根据需要持续监测所述输出且调整工作循环。然而，使用模拟比较器可受限于单个输出，但仍可为快。在其它应用中，ADC并入数字比较器来检测范围外操作且产生对处理器的中断，所以软件可对PMW作出调整。ADC可将多个位的输出提供到软件但相对于电力供应控制回路较慢。

通过使用ADC 100，微控制器可利用ADC 100的极高速度。数字比较器及相关联寄存器可监测ADC 100数据输出且当数据满足比较准则时断言数字输出信号。这些输出信号可连接到PMW电路以提供PMW输出信号的即刻控制(修改)。

ADC 100的例子可将其值输出到一或多个PMW控制器或电路。这些可经由ADC总线直接路由到一或多个数字比较器。数字比较器可经实施于相应PMW控制器或电路中，或可以通信方式耦合到相应PMW控制器或电路。可用待用于给定数字比较器的ADC 100信号的寄存器值或其它指示项对数字比较器进行编程。因此，数字比较器可经指定以从给定ADC 100订阅或接受数据。此外，可在寄存器中指定数字比较器通过其比较ADC 100信号的值。PMW控制器可基于差分电压是否大于比较值寄存器中指定的阈值而发出PWM信号。此外，可在不同比较值寄存器中指定不同电平。PMW控制器可基于差分电压达到的阈值而发出PMW信号。

数字比较器可各自具有两个输出，第一输出指示值大于存储于相关联寄存器中的值，及第二输出指示值小于或等于存储于相关联寄存器中的所述值。根据其它实施例的比较器可具有指示使用不同运算符(例如等于、大于、小于、大于或等于、小于或等于等)的不同输出。通过比较器提供的输出信号可用于直接控制PMW模块。此设计无需等待中断服务例程且无需DMA传送。

图9A到9B是根据本发明的实施例的使用DDL ADC的实例比较器900的说明。可通过ADC 100或图1到8中所示的ADC的实施例中的任一者部分实施DDL ADC。比较器900可用于SMPS应用中，其中SMPS控制器需要进行快速峰值电流或电压检测。传播延迟会增大电力供应输出涟波同时减小电力供应稳定性。给定DDL ADC的大小，许多比较器可经实施于小裸片空间中。相比之下，模拟比较器是大、慢且消耗功率。此外，归因于时钟故障的安全担忧，比较器无法使用系统时钟。因此，DDL ADC可用作比较器。

比较器900可包含两个交错DDL ADC 902、904。尽管比较器900可用单个此DDL ADC予以实施，但可使用两个此类DDL ADC，使得DDL ADC中的一者操作，而另一DDL ADC正在复位。在其它实施例中，在单个比较器中可使用两个以上此类DDL ADC。结合图10进一步详细揭示比较器900的输入及输出控制。

DDL ADC 902、904可各自包含数据选通电路，分别指示为906、908。数据选通电路906可接受DDL ADC 902的done信号及DDL ADC 904的转换信号作为输入。数据选通电路906可包含足以产生(例如)针对done信号的500皮秒延迟的延迟元件。延迟的输出(经延迟done信号)可经路由到AND门，所述AND门可组合经延迟done信号、DDL ADC 902的done信号及DDL ADC 904的转换信号的输入。AND门的输出可产生DDL ADC 902的数据选通信号。类似地，数据选通电路908可接受DDL ADC 904的done信号及DDL ADC 902的转换信号作为输入。数据选通电路908可包含足以产生(例如)针对done信号的500皮秒延迟的延迟元件。延迟的输出(经延迟done信号)可经路由到AND门，所述AND门可组合经延迟done信号、DDL ADC 904的done信号及DDL ADC 902的转换信号的输入。AND门的输出可产生DDL ADC 904的数据选通信号。

DDL ADC 902、904的选通信号可指示数据在相关联向量或阵列中有效。

图10是根据本发明的实施例的使用DDL ADC的实例比较器900的更详细绘示。比较器900可包含两个DDL ADC 902及904，如上文所论述。DDL ADC 902及904可以相对于彼此的180°相位操作，其中DDL ADC 902及904中的一者用于在比较器900中的比较操作而DDL ADC 902、904中的另一者被复位或重新配置。DDL ADC 902及904的输出可经路由到多路复用器910，所述多路复用器910可选择这些中的适当者作为比较器900的输出。

比较器900可包含电压到电流转换器906。转换器906可经实施为输入电路或电压到电流转换器200。转换器906的输出可经路由到DDL ADC 902、904两者。在一个实施例中，转换器906的输出可能无需多路复用分配到DDL ADC 902、904两者。

比较器900可包含转换控制电路908。转换控制电路908可经配置以确定DDL ADC902、904中的一者何时已产生比较且接着(如果需要)起始DDL ADC 902、904中的另一者以开始比较。转换控制电路908可经配置以接受比较启用信号及done信号作为输入，且可经配置以断言转换信号。转换信号可充当针对给定延迟线电路的启用。在转换信号的断言后延迟线电路可开始处理。

比较器900可包含温度计码比较器输出逻辑912。逻辑912可经配置以在给定从DDL ADC 902、904中的一者多路复用的done信号及数据的情况下，根据温度计码解释所述数据且产生比较信号作为输出。

图11更详细说明根据本发明的实施例的比较器900的元件。电压到电流转换器906的输入及输出经展示为DDL ADC 902、904的输入及输出。

展示温度计码比较器输出逻辑912及多路复用器910的输入及输出以及实例实施方案。如果激活DDL ADC 902、904中的任一者的数据选通，那么可激活比较器900的数据选通。通过DDL ADC 902、904产生的done信号及数据可经路由到多路复用器910，所述多路复用器910可产生一组多路复用数据。

逻辑912可产生单个输出以展示p-input的电压是否大于或小于n-input的电压。逻辑912可考虑迟滞，可在比较器900处接收所述迟滞的量值作为输入。迟滞可考虑可另外导致比较的翻转的噪声。因此可排除去除抖动，除非先前读取之间的变化足够高。如果电压差异不够大，那么可忽略电压差异。输出可用正反器锁存。如果已克服迟滞，那么逻辑912可推出nsign与psign之间的首个完成(first-to-finish)信号作为输出。

给定系统、芯片、微控制器、模块或其它电子元件可包含每一者为比较器900的例子的一系列比较器。一个此例子可保留用于校准。

对于比较器900，cmp_vdd_core可供应核心电压用于DDL、解码逻辑及其它逻辑；cmp_vss可供应数字VSS用于DDL、解码逻辑及其它逻辑；cmp_vdda可供应模拟VDD；且cmp_vssa可供应模拟VSS。

Cmp_mod_en_mv可指定比较器900的给定组是否待启用，且cmp_en[num:0]可启用特定比较器900。Cmp_vinp_ana[num:0]可指定每一比较器900的正模拟输入，且cmp_vinn_ana[num:0]可指定负模拟输入。Vbg_1p2_ana可提供模拟1.2V参考电压输入，用于偏移校准及主控电流电路操作。Bpa[num][k-1:0]及Bpb[num][k-1:0]可提供延迟单元的粗调或微调的适当电平。Hysteresis_n[1:0]可指定迟滞控制输入及必须克服以翻转比较器900的输出的改变程度。这些值可以温度计码格式(非二进制编码)指定。温度计码迟滞值可在输入前予以反相(低态有效)。Cmp_out[num:0]可为比较器900的输出。第零输出可保留用于内部校准。data_strobe_a[num:0]及data_strobe_b[num:0]可为针对相关联lata[n:0]或latb[n:0]的数据有效选通。Clock_out[num:0]可为接在相关联CONVERT_FF[x]S-R FF之后的内部产生时钟。Pbias_ana可为用以控制“P”(正)延迟线(DDL)的延迟的偏置电流且nbias_ana可为用以控制给定DDL ADC的“N”(负)延迟线(DDL)的偏置电流。Convert可为转换控制信号，其中1信号启用转换，且0信号清除DDL串。Lat[7:0]可包含信号的总线，其包含lat[0]＝psign、lat[1]＝nsign、lat[2]＝cmp_pos5mv、lat[3]＝cmp_neg5mv、lat[4]＝cmp_pos20mv、lat[5]＝cmp_pos40mv、lat[6]＝cmp_neg20mv及lat[7]＝cmp_neg40mv。Done可用信号发送转换完成的指示。data_strobe_a及data_strobe_b可包含针对相关联lata[7:0]或latb[7:0]的数据有效选通。Isrc_ana[num:0]可为到个别V2I转换器的偏置电流输入。Vinp_ana可为正模拟输入且vinn_ana可为负模拟输入。Pbias_ana可为用以控制“P”(正)延迟线(DDL)的延迟的输出偏置电流且nbias_ana可为用以控制“N”(负)延迟线(DDL)的延迟的输出偏置电流。

在操作中，比较器900因此可使用两个时间交错DDL ADC，从而提供近连续输入信号监测。各种实施例还提供极高速度操作，例如1.6ns。各种实施例可为极小，其中四个比较器需要31平方密尔。此外，各种实施例为使用低至2mW的低功率。各种实施例包含用户可选择数字迟滞。各种实施例是自定时，且因此无需外部系统时钟。每一比较器可包含时间交错的两个3位DDL ADC，一者转换，而另一者在下一个转换前复位。ADC正负号输出确定比较器输出。比较ADC数据输出与指定迟滞值。如果数据小于迟滞，那么比较器输出不改变。用于每一比较器的电路是自定时的：当一个ADC输出准备好时，另一个ADC开始下一个转换。转换过程以两个延迟链设置为0开始。通过差分输入电压到差分输出电流转换器提供每一延迟链的偏置供应电流。一个电流供应“正”延迟链，另一电流供应“负”延迟链。当转换信号经断言时，逻辑“1”从两个延迟链的输入流动到末端。所述1彼此竞争到末端，每一延迟链的速度受控于通过电压到电流转换器施加的电流。其阶段被设置为“1”的链具有较大电流且因此具有较大起始电压。边缘检测器监测传播到延迟线的末端的“1”的进展。边缘检测器锁存两个延迟线之间的竞争结果。监测延迟线的输出端的输出的边缘检测器产生“psign”及“nsign”信号。这些符号位经锁存于边缘检测器中。所述“psign”及“nsign”锁存的符号位用于产生高/低比较器输出信号。在转换循环后，延迟线链必须清除为0。通过撤销断言转换信号并等待0经由延迟链传播而完成清除或复位操作。每一比较器由以交错方式运行的两个延迟线子组合件组成。当一个DDL在转换时，另一者被复位成全零状态，准备好进行下一个转换。每一比较器具有其自身的自定时控制电路。根据实施例，控制逻辑中的CONVERT_FF将以近似375MHz触发。时序是基于两个DDL中的相关联延迟链的路径延迟。

图12说明根据本发明的实施例的比较器900的实例时序。

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