脉冲移位电路和频率合成器的制作方法

本发明涉及脉冲移位电路。

背景技术

分数npll(phaselockedloop：锁相环)能够通过使用由δσ调制器生成的分频数控制信号控制分频器的分频数，以小数点以下的分频数将pll锁定。

并且，分数npll在并联2个相同结构的分数npll，并向并联的pll输入相同的基准信号的情况下，对于由δσ调制器生成的分频数控制信号，通过按照时钟单位使另一方相对于一方移位，能够按照移位量对2个pll的输出信号之间赋予相位差。

作为按照时钟单位使由δσ调制器生成的分频数控制信号移位的电路，已知有非专利文献1记载的脉冲移位电路。

以往的脉冲移位电路是在相对于基准脉冲电路输出的脉冲信号移位期望时钟数后的时刻输出脉冲信号的电路。移位量是根据针对基准脉冲电路的重置信号与针对脉冲移位电路的重置信号的时钟差决定的。即，以往的脉冲移位电路使脉冲移位电路的重置时刻相对于基准脉冲电路的重置时刻移位与移位量对应的时钟数，由此使脉冲信号的输出时刻移位。重置信号是指使脉冲移位电路和基准脉冲电路的内部设备返回到初始值的信号。

在以往的脉冲移位电路中，脉冲移位电路的重置后的动作开始时刻比基准脉冲电路的重置后的动作开始时刻延迟期望的时钟数，因而，在相对于基准脉冲电路输出的脉冲信号移位期望的时钟数后的时刻，输出脉冲移位电路输出的脉冲信号。

现有技术文献

非专利文献

kenichitajima、ryojihayashi、“novelphasedifferencecontrolbetweenoutputsignalsusingfractional-npllsynthesizersbycyclicshiftofcontroldata”ieeeims2007。

技术实现要素：

发明要解决的问题

但是，在以往的脉冲移位电路中，根据基准脉冲电路的重置信号与脉冲移位电路的重置信号的时钟差，控制脉冲信号的输出时刻，因而在变更输出时刻时，必需对基准脉冲电路和脉冲移位电路双方进行重置。通过对双方进行重置，与基准脉冲电路和脉冲移位电路分别连接的pll双方的锁定被暂且解除，因而，2个pll双方都不能使用，直到pll再次锁定为止。

pll通常用于通信装置等rf电路的局部振荡源，因而，在未锁定的状态下不能实现装置的期望功能。

本发明的目的在于提供脉冲移位电路，能够与重置信号无关地控制脉冲信号的输出时刻。

用于解决问题的手段

本发明的脉冲移位电路具有：积分器，其按照每个时钟对被输入的第1信号进行累计；量化器，其被输入第2信号，在积分器的累计值与第2信号的信号值相等或者超过第2信号的信号值的情况下输出脉冲信号；延迟电路，其使脉冲信号延迟；变换器，其设于延迟电路的前级或者后级，将脉冲信号的信号值变换成第2信号的信号值；减法器，其从被输入到积分器的第1信号的信号值减去由变换器变换后的脉冲信号的信号值；以及输入信号控制电路，其被输入第3信号，与积分器相比配置于前级，将与第3信号对应的信号值和被输入到积分器的第1信号相加，或者按照与第3信号对应的时钟量，中断将第1信号输入到积分器。

发明效果

根据本发明，具有能够与重置信号无关地控制脉冲信号的输出时刻这样的效果。

附图说明

图1是示出本发明的实施方式1的脉冲移位电路的使用例的图。

图2是示出本发明的实施方式1的脉冲移位电路1的一个结构例的结构图。

图3是示出本发明的实施方式1的δσ调制器10的一个结构例的结构图。

图4是示出本发明的实施方式1的脉冲移位电路的信号时序的时序图。

图5是示出本发明的实施方式1的脉冲移位电路的另一个结构例的结构图。

图6是示出本发明的实施方式2的脉冲移位电路的一个结构例的结构图。

图7是示出本发明的实施方式2的脉冲移位电路的信号时序的时序图。

图8是示出本发明的实施方式2的脉冲移位电路的另一个结构例的结构图。

图9是示出本发明的实施方式3的脉冲移位电路的一个结构例的结构图。

图10是示出本发明的实施方式3的脉冲移位电路的另一个结构例的结构图。

图11是示出本发明的实施方式3的脉冲移位电路的另一个结构例的结构图。

图12是示出本发明的实施方式3的脉冲移位电路的另一个结构例的结构图。

具体实施方式

实施方式1

图1是示出本发明的实施方式1的脉冲移位电路的使用例的图。

在图1中，脉冲移位电路1、pll20、基准脉冲电路2和pll21构成能够控制2个pll输出信号的相位差的频率合成器。脉冲移位电路1与内置于pll20的分频器201连接。基准脉冲电路2与内置于pll21的分频器211连接。k(第1信号的一例)是频率设定数据，通常被称作分数值。m(第2信号的一例)是频率设定数据，通常被称作模数。po1、po2分别是分频器201、分频器211的分频数控制信号，是按照m/k的周期而输出的脉冲信号。pll20、pll21的分频数的小数点以下的值用m/k设定。pll20、pll21按照所设定的分频数锁定信号并输出信号。在此为了容易理解说明，设k、m是k/m不能约分的数。例如，在k＝1、m＝10的情况下和k＝2、m＝20的情况下，k/m是相同的值，不能约分的数是指k＝1、m＝10的情况。

图2是示出本发明的实施方式1的脉冲移位电路1的一个结构例的结构图。

脉冲移位电路1具有输入信号控制电路30和δσ调制器10。

输入信号控制电路30是控制使输入信号直接通过还是中断输入信号的控制电路。输入信号控制电路30与δσ调制器10连接。输入信号控制电路30具有开关控制电路3和开关4。

开关控制电路3是按照从外部输入的相位设定信号(psdn(第3信号的一例))控制开关4的接通/断开的控制电路。开关控制电路3与开关4连接，输出控制开关4的接通/断开的开关断开信号swn。例如，开关控制电路3由fpga(fieldprogrammablegatearray：现场可编程门阵列)的逻辑电路、asic(applicationspecificintegratedcircuit：面向特定用途的集成电路)构成。

开关4是按照开关控制电路3的控制信号切换接通和断开的开关。开关4与开关控制电路3和δσ调制器10连接。开关4在未被从开关控制电路3输入开关断开信号swn(swn＝0)时，将输入的k直接输出到δσ调制器10。另一方面，在被输入开关断开信号swn(swn＝1)时，向δσ调制器10输出零。零是指不向δσ调制器输入信号。例如，开关4由fpga的逻辑电路、asic构成。

基准脉冲电路2是输出基准脉冲信号的基准脉冲电路。基准脉冲信号具有与脉冲移位电路1的输出信号相同的脉冲周期。基准脉冲电路2可以是与脉冲移位电路1相同的结构，也可以是不同的结构。例如，基准脉冲电路2使用δσ调制器。

δσ调制器10是被输入k、m并输出分频数控制信号(pon)的δσ调制器。

图3是示出本发明的实施方式1的δσ调制器10的一个结构例的结构图。

δσ调制器10具有减法器11、积分器12、量化器13、延迟电路14和变换器15。

在此，为了方便起见，设被输入k的端子为第一端子，设被输入m的端子为第二端子，设输出pon的端子为输出端子。

减法器11是从被输入到δσ调制器10的第一端子的频率设定数据k的值减去变换器15的输出值的减法器。

积分器12是按照每个时钟对减法器11的输出值进行积分(累计)的积分器。积分器12的初始值与内置于基准脉冲电路2的积分器的初始值相同。因此，在初始状态下，脉冲移位电路1输出脉冲信号的时刻与基准脉冲电路2输出脉冲信号的时刻相同。

量化器13是在积分器12的输出值acn与被输入到δσ调制器10的第二端子的频率设定数据m的值相等或者超过m的值的情况下，向输出端子输出pon(＝1)的量化器。量化器13在acn与m相等的时刻或者acn超过m的时刻输出pon(＝1)。

延迟电路14是将量化器13的输出值保持1个时钟而使其延迟的延迟电路。

变换器15是根据被输入到δσ调制器10的第二端子的频率设定数据m的值，将延迟电路14的输出值设为m倍进行输出的变换器。变换器15可以由乘法器构成。另外，变换器15与延迟电路14的顺序可以相反。

δσ调制器10按照每1个时钟将k的值相加，在相加后的信号acn达到m的值以上时输出pon(＝1)。pon经由延迟电路14和变换器15被输入到减法器11，减法器11从被输入的k减去变换器15的输出信号(m)。然后，减法器11将相减后的信号(k-m)输出到积分器12。因此，在积分器12的积分值达到m以上时，在输入下一个时钟时，积分器12的值成为k。即，积分器12按照每个时钟累计k，在积分值达到m以上时，进行根据减法器11的输出信号使积分值返回到k的动作。量化器13在积分器12的累计值达到m以上时输出pon(＝1)，因而，其结果是，δσ调制器10按照m/k时钟间隔输出pon(＝1)。

下面，对本发明的实施方式1的脉冲移位电路1的动作进行说明。在此，为了容易理解说明，与基准脉冲电路2的动作对比着进行说明。基准脉冲电路2除了不具有开关控制电路3和开关4以外，结构与脉冲移位电路1相同，信号名称也是对应的。

图4是示出本发明的实施方式1的脉冲移位电路1的信号时序的时序图。

在图4中，横轴是时间，纵轴是信号值。po1是脉冲移位电路1输出的脉冲信号，是分频数控制信号。po2是基准脉冲电路2输出的脉冲信号，是分频数控制信号。ac1是脉冲移位电路1内的积分器12的输出值。ac2是基准脉冲电路2内的积分器的输出值。sw1是脉冲移位电路1内的开关控制电路3的输出值，在输出值为1时断开开关4，在输出值为0时接通开关。

脉冲移位电路1在时间t0～t1的区间内，按照每个时钟，使ac1的值每次增加k值，在acn的值达到m值以上时，输出po1(＝1)。其结果是，脉冲移位电路1按照m/k时钟间隔输出po1。基准脉冲电路2的动作也与脉冲移位电路1同样，基准脉冲电路2按照m/k时钟间隔输出po2。

在t1的时刻，开关控制电路3根据移位量设定信号(psd1)输出开关断开信号sw1。例如，在图1中，在想要使pll20的输出信号相对于pll21的输出信号的相对相位延迟x度的情况下，设定psd1＝x，据此，开关控制电路3仅在x/k*m/360(＝t)时钟期间输出开关断开信号sw1(＝1)。这样，在图2中，开关4在t时钟期间中断输入的k，因而，ac1的值在t时钟期间是固定的。

然后，开关控制电路3在自t1起t时钟后的时刻t2，停止输出开关断开信号sw1。由此，开关4不中断k而直接输出到δσ调制器10。因此，在自t2起的区间每，按照每个时钟使ac1的值每次增加k值，在ac1的值达到m值以上时，输出po1(＝1)，成为脉冲信号进行输出。

其结果是，脉冲移位电路1输出po1的时刻相对于基准脉冲电路2输出po2的时刻移位t时钟量。由此，在图1中的pll20、pll21的输出信号之间产生360*t*k/m度的相位差。

如图4的时序图所示，通过使用脉冲移位电路1，能够相对于基准脉冲电路2的脉冲的输出时刻任意调整脉冲移位电路1的脉冲的输出时刻。此时，不需要对脉冲移位电路1和基准脉冲电路2进行重置。

如上所述，根据实施方式1的脉冲移位电路，针对分数值k，使开关4断开与移位量设定信号(psd1)对应的时钟量，因而，能够使输出po1的时刻移位该时钟量。因此，即使不使用重置信号也能够任意调整脉冲时刻。

另外，δσ调制器10的结构不限于图3的结构，也可以是如b.miller,b.conley,“amultiplemodulatorfractionaldivider”,ieeetransactionsoninstrumentationandmeasurement,vol.40,no.3,june1991所述的多级的δσ调制器，还可以是如toma.d.riley,milesa.copeland,tada.kwasniewski,“delta-sigmamodulationinfractional-nfrequencysynthesis”ieeejournalofsolid-statecircuits,vol.28,no.5,may1993所示的δσ调制器。

另外，开关控制电路3和开关4也可以设于δσ调制器10的内部。

图5是示出本发明的实施方式1的脉冲移位电路的另一个结构例的结构图。

开关控制电路3和开关4内置于δσ调制器10这一点与图2的脉冲移位电路不同。

如图5所示，即使是在减法器11的后级设置开关4的结构，也能够通过开关4的动作来中断向积分器12输入k，因而，在开关4断开的时钟期间，acn不增加，能够使pon的输出时刻错开该时钟量。即使是图5所示的脉冲移位电路的结构，也能够得到与图2所示的脉冲移位电路相同的效果。

在此示出了脉冲移位电路1和基准脉冲电路2这2个电路的情况，但是，在2个以上的多个电路中，也能够进行使脉冲时刻相对于基准脉冲任意移位的控制。并且，此时不需要对基准脉冲电路2进行重置。

另外，在初始状态下，如果脉冲移位电路1掌握了基准脉冲电路2的脉冲信号的输出时刻，则在初始状态下，脉冲移位电路1的脉冲信号的输出时刻与基准脉冲电路2的脉冲信号的输出时刻可以不必一致。如果在初始状态下预先掌握了两者之差，则考虑该差来决定移位量，因而能够任意控制移位量。

实施方式2

在实施方式1中示出了如下的电路结构：在脉冲移位电路中，使输入到δσ调制器10的积分器12的信号根据相位设定信号在数时钟期间保持固定，由此实现分频数控制信号(po1)的移位。在此，示出在脉冲移位电路中用1个时钟实现分频数控制信号的移位的电路结构。由此，能够减少电路的动作时间，能够得到电路的功耗降低的效果。

图6是示出本发明的实施方式2的脉冲移位电路的一个结构例的结构图。输入信号控制电路31由相加比特生成电路5和加法器6构成，这一点与实施方式1的脉冲移位电路1不同。

相加比特生成电路5是根据相位设定信号(psdn)的值生成相加比特and并将生成的adn输出到加法器6的相加比特生成电路。例如，相加比特生成电路5由fpga的逻辑电路、asic构成。

加法器6是将频率设定数据k与相加比特adn相加并将相加后的信号(k+adn)输出到δσ调制器10的加法器。例如，加法器6由fpga的逻辑电路、asic构成。

下面，说明实施方式2的脉冲移位电路的动作。

图7是示出本发明的实施方式2的脉冲移位电路的信号时序的时序图。

在图7中，横轴是时间，纵轴是信号值。po1是脉冲移位电路1输出的脉冲信号，是分频数控制信号。po2是基准脉冲电路2输出的脉冲信号，是分频数控制信号。ac1是脉冲移位电路1内的积分器12的输出值。ac2是基准脉冲电路2内的积分器的输出值。ad1是相加比特生成电路5的输出值。

当在同一时刻起动了脉冲移位电路1和基准脉冲电路2的情况下，在时间t0～t1的区间内，按照每个时钟使ac1、ac2的值每次增加k值，在ac1、ac2的值达到m值以上时，输出po1(＝1)和po2(＝1)。在时间t0～t1的区间内，脉冲移位电路1和基准脉冲电路2在同一时刻输出分频数控制信号(po1、po2)。

在t1的时刻，脉冲移位电路1的相加比特生成电路5根据相位设定信号(psd1)生成相加比特ad1，仅输出1时钟期间。在图1中，在想要使pll20的输出信号相对于pll21的输出信号的相对相位提前x度的情况下，设定psd1＝x，据此，相加比特生成电路5向加法器6输出ad1＝x*m/360的值。这样，加法器6将k、ad1相加，将相加后的信号输出到δσ调制器10。δσ调制器10的积分器12对加法器6的输出信号(k+ad1)进行累计，因而在t1的时刻，ac1的值仅增加k+ad1的值。

在自t2起的区间内，按照每个时钟使ac1的值每次增加k值，在ac1的值达到m值以上时，脉冲移位电路1输出po1(＝1)。

其结果是，在输出po1(＝1)和po2(＝1)的时刻，产生与ad1/k时钟相当的差。

如上所述，根据实施方式2的脉冲移位电路，使用加法器6将与移位量设定信号(psd1)对应的比特数(ad1)与k相加，因而，能够在1时钟期间实现分频数控制信号的移位。其结果是，能够减少电路的动作时间，能够得到电路的功耗降低的效果。

另外，也可以是，相加比特生成电路5和加法器6设于δσ调制器10内部的结构。

图8是示出本发明的实施方式2的脉冲移位电路的另一个结构例的结构图。如图8所示，即使是在减法器11的后级设置加法器6的结构，也能够通过加法器6的动作向积分器12输出k+adn，因而，acn仅增加k+ad1的值，能够与该增加相应地使pon的输出时刻错开。即使是图8所示的脉冲移位电路的结构，也能够得到与图6所示的脉冲移位电路相同的效果。

实施方式3

在实施方式1中示出了脉冲移位电路的k固定的情况。在此，示出脉冲移位电路的k随时间而变化的情况。由此，在生成线性调频脉冲(chirp)信号等fm(frequencymodulation：频率调制)信号的f-pll中，能够实现用于相位差控制的脉冲移位。

图9是示出本发明的实施方式3的脉冲移位电路的一个结构例的结构图。实施方式3的脉冲移位电路在实施方式1的图2所示的脉冲移位电路1的输入侧具有fm控制电路41、积分器42和相加电路43。

fm控制电路41是输出与fm中的频率变化量相当的k的微分量的fm控制电路。例如，fm控制电路41使用fpga的逻辑电路。

积分器42是对fm控制电路41输出的k的微分量进行累计并输出通过累计而求出的k的积分器。

相加电路43是使用从外部输入的相位控制信号(pscnt)和积分器42输出的k生成相位设定信号(psdn)的相加电路。例如，相加电路43使用fpga的逻辑电路或asic。

下面，说明实施方式3的脉冲移位电路的动作。

fm控制电路41输出与频率调制中的频率变化量相当的k的微分量。积分器42通过累计k的微分量来生成k。在进行频率调制的情况下，积分器42输出到开关4的k随着频率调制而变化。另一方面，m是已知的且始终固定。

相加电路43根据从外部输入的相位控制信号(pscnt)和积分器42输出的k，生成相位设定信号(psdn)。pscnt具有在频率调制中的f-pll中控制相位的频率的分频数的小数点以下的值(k/m)以及在该频率中相对相位的变化量的值(x(度))。

例如，当在线性调频脉冲等频率调制中f-pll的输出信号的频率达到y时，在想要使相对相位延迟x度的情况下，相加电路43根据累计出的k值和已知的m值计算各瞬间的f-pll的分频数的小数值，在该小数值的值达到k/m的时刻，将x值作为psdn信号进行输出。另外，相加电路43可以存储m值，也可以从外部输入m值。

如果知道输入到δσ调制器10的k、m，则能够得到f-pll输出的信号的频率信息。因此，即使在频率调制时k变动的情况下，也能够通过监视积分器42输出的k，得到瞬时性的频率信息。如上所述，相加电路43根据由k值得到的频率信息和根据来自外部的pscnt信号而设定的相位控制的要求内容，计算并输出开关控制电路3所需要的psdn信号。

以后的动作与实施方式1相同，因而省略说明。

如上所述，根据实施方式3的脉冲移位电路，通过累计与频率变化量相当的k的微分量来生成k，根据相位控制信号(pscnt)和k生成相位设定信号(psdn)，因而，即使在k随时间而变化的频率调制时，也能够实现f-pll的相位差控制所需要的脉冲移位。

另外，与在实施方式1的图4示出的脉冲移位电路1同样，输入信号控制电路30也可以设于δσ调制器10内部。

图10是示出本发明的实施方式3的脉冲移位电路的另一个结构例的结构图。输入信号控制电路30内置于δσ调制器10这一点与图9的脉冲移位电路不同。即使是如图10所示的脉冲移位电路的结构，也能够得到与图9所示的脉冲移位电路相同的效果。

另外，也可以是如下的结构：在实施方式2的图6所示的脉冲移位电路1的输入侧具有fm控制电路41、积分器42和相加电路43。

图11是示出本发明的实施方式3的脉冲移位电路的另一个结构例的结构图。输入信号控制电路31由相加比特生成电路5和加法器6构成，这一点与实施方式9的脉冲移位电路不同。即使是图11所示的脉冲移位电路的结构，也能够得到与图9所示的脉冲移位电路相同的效果。

另外，与在实施方式2的图8示出的电路同样，也可以是输入信号控制电路31设于δσ调制器10内部的结构。

图12是示出本发明的实施方式3的脉冲移位电路的另一个结构例的结构图。输入信号控制电路31内置于δσ调制器10这一点与图11的脉冲移位电路不同。即使是图12所示的脉冲移位电路的结构，也能够得到与图11所示的脉冲移位电路相同的效果。

标号说明

1脉冲移位电路；2基准脉冲电路；3开关控制电路；4开关；5相加比特生成电路；6加法器；10δσ调制器；11减法器；12积分器；13量化器；14延迟电路；15变换器；30输入信号控制电路；31输入信号控制电路；41fm控制电路；42积分器；43相加电路。