本发明涉及数字信号处理
技术领域：
，更具体地说，涉及一种多通道高速采样同步方法及装置。
背景技术：
：随着电子信息技术的发展，大规模信号处理，尤其是多通道的阵列采集相关技术蓬勃发展。然而，多路模拟信号通过多通道高速采样系统的模数转换a/d芯片转化为离散信号后，存在不严格同步的现象。针对上述问题，在多通道高速采样系统工作前，a/d芯片预先在多通道中采样同一参考模拟信号，上位机计算各通道所输出的参考离散信号之间的相位差，从而使多通道高速采样系统利用该相位差进行补偿，以实现各通道同步。但是，由于这严重依赖于上位机，这就会增加系统的不稳定性。技术实现要素：有鉴于此，本发明提供一种多通道高速采样同步方法及装置，以解决现有同步方式严重依赖于上位机的问题。技术方案如下：一种多通道高速采样同步方法，应用于多通道高速采样系统中的现场可编程逻辑门阵列fpga，包括：将所述多通道高速采样系统中用于采样模拟信号的所有模数转换a/d芯片的工作模式切换为序列码模式，所述a/d芯片与所述多通道高速采样系统中的采样通道一一对应；根据所有所述a/d芯片在序列码模式下发送的周期性离散序列，计算各采样通道的延时参数；将所有所述a/d芯片的工作模式切换为缺省模式；根据各采样通道的延时参数，对所对应的所述a/d芯片在缺省模式下发送的量化数据进行延时补偿，以同步各所述a/d芯片所发送的量化数据。可选的，在将所述多通道高速采样系统中用于采样模拟信号的所有模数转换a/d芯片的工作模式切换为序列码模式之前，还包括：同步复位所有所述a/d芯片。可选的，还包括：获取各采样通道的预设外部固有延时；所述根据各采样通道的延时参数，对所对应的所述a/d芯片在缺省模式下发送的量化数据进行延时补偿，包括：根据各采样通道的预设外部固有延时和各采样通道的延时参数，对所对应的所述a/d芯片在缺省模式下发送的量化数据进行延时补偿。可选的，所述根据所有所述a/d芯片在序列码模式下发送的周期性离散序列，计算各采样通道的延时参数，包括：对各所述a/d芯片在序列码模式下发送的周期性离散序列分别进行并行处理；获取各所述a/d芯片并行处理后同一时钟周期下的并行数据；从同一时钟周期下的并行数据中，选取最大的并行数据作为延时基准值；根据所述延时基准值和同一时钟周期下的并行数据，计算各采样通道的延时参数。可选的，所述根据各采样通道的延时参数，对所对应的所述a/d芯片在缺省模式下发送的量化数据进行延时补偿，包括：对各所述a/d芯片在缺省模式下发送的量化数据分别进行并行处理；根据各采样通道的延时参数对所对应的所述a/d芯片并行处理后的量化数据进行删除滑动操作。一种多通道高速采样同步装置，包括：第一模式切换模块、计算模块、第二模式切换模块和延时补偿模块；所述第一模式切换模块，用于将所述多通道高速采样系统中用于采样模拟信号的所有模数转换a/d芯片的工作模式切换为序列码模式，所述a/d芯片与所述多通道高速采样系统中的采样通道一一对应；所述计算模块，用于根据所有所述a/d芯片在序列码模式下发送的周期性离散序列，计算各采样通道的延时参数；所述第二模式切换模块，用于将所有所述a/d芯片的工作模式切换为缺省模式；所述延时补偿模块，用于根据各采样通道的延时参数，对所对应的所述a/d芯片在缺省模式下发送的量化数据进行延时补偿，以同步各所述a/d芯片所发送的量化数据。可选的，还包括：同步复位模块；所述同步复位模块，用于同步复位所有所述a/d芯片。可选的，还包括：获取模块；所述获取模块，用于获取各采样通道的预设外部固有延时；所述延时补偿模块，具体用于：根据各采样通道的预设外部固有延时和各采样通道的延时参数，对所对应的所述a/d芯片在缺省模式下发送的量化数据进行延时补偿。可选的，所述计算模块，具体用于：对各所述a/d芯片在序列码模式下发送的周期性离散序列分别进行并行处理；获取各所述a/d芯片并行处理后同一时钟周期下的并行数据；从同一时钟周期下的并行数据中，选取最大的并行数据作为延时基准值；根据所述延时基准值和同一时钟周期下的并行数据，计算各采样通道的延时参数。可选的，所述延时补偿模块，具体用于：对各所述a/d芯片在缺省模式下发送的量化数据分别进行并行处理；根据各采样通道的延时参数对所对应的所述a/d芯片并行处理后的量化数据进行删除滑动操作相较于现有技术，本发明实现的有益效果为：以上本发明提供的一种多通道高速采样同步方法及装置，该方法利用序列码模式下a/d芯片输出周期性离散序列数据的特性，来计算各a/d芯片所对应的采样通道的延时参数，进而对各a/d芯片在缺省模式下所发送的量化数据进行延时补偿。基于此，多通道高速采样系统加电后一次循环即可将多路数据同步，不需要上位机配合即可解决多通道信号不同步的问题，从而降低系统的不稳定性。附图说明为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。图1为本发明实施例提供的两通道高速采样同步效果图；图2为本发明实施例提供的多通道高速采样同步方法的方法流程图；图3示出一四通道高速采样系统；图4为本发明实施例提供的多通道高速采样同步方法的部分方法流程图；图5为fpga高速串行接收器模型图；图6为本发明实施例提供的多通道高速采样同步方法的另一部分方法流程图；图7为本发明实施例提供的多通道高速采样同步装置的结构示意图。具体实施方式下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。为方便理解，首先对多通道高速采样系统为什么需要进行同步进行说明。在多通道高速采样系统中，每一通道离散信号是由模数转换a/d芯片以一定采样率采样模拟信号并量化得到的。现取任意两通道采样数据进行分析，多通道同理。图1示出两通道高速采样同步效果图，a通道连续模拟信号sa采样后的离散信号为sa(n)，b通道连续模拟信号sb采样后的离散信号为sb(n)。理论上在同一时刻x，a、b两通道采样的数据应该为sa(x)和sb(x)，但由于数字电路本身的不一致，会导致a、b两通道采样出来的数据分别为sa(x)和sb(y)(y代表另一时刻)，而此时a、b通道是不同步的。因此，同步就是确定sa(n)和sb(n)提前了多少个时钟周期，并通过延时调整将提前的离散序列丢掉，从而实现两通道离散信号不失真。为解决多通道离散信号失真的问题，本发明实施例提供一种多通道高速采样同步方法，该方法应用于多通道高速采样系统中的现场可编程逻辑门阵列fpga(field-programmablegatearray)，方法流程图如图2所示，包括如下步骤：s10，将多通道高速采样系统中用于采样模拟信号的所有模数转换a/d芯片的工作模式切换为序列码模式，a/d芯片与多通道高速采样系统中的采样通道一一对应。图3示出一四通道高速采样系统，图3中s1、s2、s3和s4分别代表一个采样通道，与四个a/d芯片一一对应，四个a/d芯片分别与fpga连接。每路模拟信号通过a/d芯片转换为离散信号后进入fpga。fpga可通过串行外设接口spi(英文全称为serialperipheralinterface)串行配置时序的方式将a/d芯片由正常工作的缺省模式，也就是采集数据模式切换为序列码模式。a/d芯片处于序列码模式时，不再对模拟信号进行采样，而是直接输出从8'b00000000到8'b11111111、每个时钟周期递增1'b1的周期性离散序列。而为了解决各a/d芯片跨周期信号无法补偿的问题，在其他一些实施例中，执行步骤s10之前，还包括如下步骤：同步复位所有a/d芯片。其中，在本发明实施例的一种具体实施方式中，同步复位的方式如下：a/d芯片一般都设置有同步复位控制线，并可在工作中随意切换工作模式。在同一时刻，针对每个a/d芯片，fpga通过同步复位控制线向a/d芯片发送同步复位信号(同步复位信号是一个高脉冲信号，并在几个时钟周期后拉低)。a/d芯片则在高脉冲信号上升沿过后(也就是下降沿)，重建内部的采集保持电路，a/d芯片复位完成。此时，所有a/d芯片所采样的信号大致为同步的，但是前后会误差几个或者十几个时钟周期。需要说明的是，如果所有a/d芯片所采样的信号本身就是大致同步的，本发明实施例直接执行步骤s10即可，无需同步复位所有a/d芯片。s20，根据所有a/d芯片在序列码模式下发送的周期性离散序列，计算各采样通道的延时参数。本实施例中，通过获取所有a/d芯片在同一时刻发送的高速离散序列数据，即可计算出每个采样通道提前了多少个时钟周期，其中，这里的高速离散序列数据即为周期性离散数据某一时刻下的离散序列值。在具体实现过程中，步骤s20“根据所有a/d芯片在序列码模式下发送的周期性离散序列，计算各采样通道的延时参数”的方法流程图如图4所示，可以具体采用以下步骤：s201，对各a/d芯片在序列码模式下发送的周期性离散序列分别进行并行处理。fpga在接收到一路高速离散信号之后，可通过内部的高速串行接收器将高速离散信号转换为多路低速并行数据，其中，在步骤s201中该高速离散信号即为周期性离散序列。为方便理解，结合图5对并行处理过程做具体说明：如图5所示出的fpga高速串行接收器模型图，其中clk_in表示由a/d芯片输出至fpga时钟的带宽，clk_out则表示fpga并行处理后输出时钟的带宽。某个a/d芯片在序列码模式下发送的时钟1ghz、8bit数据sa(n)，经过高速串行接收器，输出10路并行数据，每路并行数据为8bit，分别为sa(10n)，sa(10n+1)，sa(10n+2)，……，sa(10n+9)；数据时钟降为1/10，为100mhz。这80bit并行数据代表采样后连续10个时钟周期的离散序列值。并行处理可以降低硬件系统的处理时钟，从而保证延时调整的稳定可靠。s202，获取各a/d芯片并行处理后同一时钟周期下的并行数据。在执行步骤s202的过程中，假设一共有a、b、c、d四个采样通道，每通道都选时钟周期相同的一路分析，分别为sa(10n)、sb(10n)、sc(10n)、sd(10n)，其具体的离散序列值如表1所示：并行数据离散序列值sa(10n)jsb(10n)ksc(10n)lsd(10n)m表1s203，从同一时钟周期下的并行数据中，选取最大的并行数据作为延时基准值。基于步骤s202中提及的四个采样通道，将并行数据最大值max{sa(10n)，sb(10n)，sc(10n)，sd(10n)}＝x作为延时基准值，若x＝m，则将d这一采样通道作为基准通道，对a、b、c三个采样通道进行延时调整。s204，根据延时基准值和同一时钟周期下的并行数据，计算各采样通道的延时参数。若选取d作为基准通道，则a、b、c、d四个采用通道各自的延时参数如表2所示，表2中的延时参数正好反应了同一时刻每个采样通道的延时关系，也就是各a/d芯片所发送量化数据的延时关系。并行数据离散序列值延时参数sa(10n)jm-jsb(10n)km-ksc(10n)lm-lsd(10n)m0表2s30，将所有a/d芯片的工作模式切换为缺省模式。具体地，得出各采样通道的延时参数后，fpga可通过spi串行配置时序的方式将所有a/d芯片由序列码模式切换为正常工作的缺省模式。a/d芯片处于缺省模式时，对模拟信号进行采样并量化。s40，根据各采样通道的延时参数，对所对应的a/d芯片在缺省模式下发送的量化数据进行延时补偿，以同步各a/d芯片所发送的量化数据；在执行步骤s40的过程中，确定各采样通道的延时参数之后，即可确定各采样通道所对应的量化数据提前了多少个时钟周期，在对各采样通道所对应的量化数据并行处理后，通过对处理后的量化数据删除和滑动来实现延时补偿，以同步各a/d芯片所发送的量化数据。其中，在进行延时补偿时，延时参数和各a/d芯片在缺省模式下发送的量化数据是一一对应的，且对应关系和各采样通道与各a/d芯片之间的对应关系相同。例如，第一a/d芯片对应第一采样通道，则会利用第一采样通道的延时参数对第一a/d芯片在缺省模式下发送的量化数据进行延时补偿；第二a/d芯片对应第二采样通道，则会利用第二采样通道的延时参数对第二a/d芯片在缺省模式下发送的量化数据进行延时补偿。在具体实现过程中，步骤s40中“根据各采样通道的延时参数，对所对应的a/d芯片在缺省模式下发送的量化数据进行延时补偿”，方法流程图如图6所示，可以具体采用以下步骤：s401，对各a/d芯片在缺省模式下发送的量化数据分别进行并行处理。fpga在接收到一路高速离散信号之后，可通过内部的高速串行接收器将高速离散信号转换为多路低速并行数据，其中，在步骤s401中该高速离散信号可为量化数据。同样，为方便理解，结合图5对并行处理过程做具体说明：如图5所示出的fpga高速串行接收器模型图，某个a/d芯片在缺省模式下发送的时钟1ghz、8bit数据sa(n)，经过高速串行接收器，输出10路并行数据，每路并行数据为8bit，分别为sa(10n)，sa(10n+1)，sa(10n+2)，……，sa(10n+9)；数据时钟降为1/10，为100mhz。这80bit并行数据代表采样后连续10个时钟周期的量化数据。并行处理可以降低硬件系统的处理时钟，从而保证延时调整的稳定可靠。s402，根据各采样通道的延时参数对所对应的a/d芯片并行处理后的量化数据进行删除滑动操作。假设一共有a、b、c、d四个采样通道，各自的延时参数如表2所示，假设对于a采样通道，其延时参数为m-j，则删除sa(10n)，sa(10n+1)，sa(10n+2)，……，sa(10n+9)中前m-j个数据。进一步，通过滑动进行时序调整，比如，若删除了sa(10n)，sa(10n+1)，则将sa(10n+2)调整为sa(10n)、将sa(10n+3)调整为sa(10n+1)……。通过删除和滑动操作后，使得a采样通道与d采样通道的数据同步，即同步a采样通道对应a/d芯片所发送的量化数据和d采样通道对应a/d芯片所发送的量化数据。b采样通道和c采样通道的处理过程与a采样通道类似，这里不再赘述。此外，为校正多通道高速采样系统所在数字接收系统的模拟分机与天线系统造成的延时，在其他一些实施例中，多通道高速采样同步方法还包括如下步骤：获取各采样通道的预设外部固有延时；相应的，步骤s40“根据各采样通道的延时参数，对所对应的a/d芯片在缺省模式下发送的量化数据进行延时补偿”则包括：根据各采样通道的预设外部固有延时和各采样通道的延时参数，对所对应的a/d芯片在缺省模式下发送的量化数据进行延时补偿。本实施例中，各采样通道的预设外部固有延时是通过标准检测仪器对多通道高速采样系统外的接收天线、馈电连接以及传输电缆进行测量得到的，为固定值。fpga可基于预设外部固有延时和各采样通道的延时参数计算各采样通道的实际延时参数，比如，将各采样通道的延时参数与预设外部固有延时之和确定为各采样通道的实际延时参数，以此对各a/d芯片发送的量化数据进行延时补偿。以上步骤s201～步骤s204仅仅是本发明实施例公开的步骤s20“根据所有a/d芯片在序列码模式下发送的周期性离散序列，计算各采样通道的延时参数”过程的一种可选地实现方式，有关此过程的具体实现方式可根据自己的需求任意设置，在此不做限定。以上步骤s401～步骤s402仅仅是本申请实施例公开的步骤s40中“根据各采样通道的延时参数，对所对应的a/d芯片在缺省模式下发送的量化数据进行延时补偿”过程的一种可选地实现方式，有关此过程的具体实现方式可根据自己的需求任意设置，在此不做限定。本发明实施例提供的多通道高速采样同步方法，该方法利用序列码模式下a/d芯片输出周期性离散序列数据的特性，来计算各a/d芯片所对应的采样通道的延时参数，进而对各a/d芯片在缺省模式下所发送的量化数据进行延时补偿。基于此，多通道高速采样系统加电后一次循环即可将多路数据同步，不需要上位机配合即可解决多通道信号不同步的问题，从而降低系统的不稳定性。基于上述实施例提供的多通道高速采样同步方法，本发明实施例则提供一种执行上述多通道高速采样同步方法的装置，该装置的结构示意图如图7所示，包括：第一模式切换模块10、计算模块20、第二模式切换模块30和延时补偿模块40；第一模式切换模块10，用于将多通道高速采样系统中用于采样模拟信号的所有模数转换a/d芯片的工作模式切换为序列码模式，a/d芯片与多通道高速采样系统中的采样通道一一对应；计算模块20，用于根据所有a/d芯片在序列码模式下发送的周期性离散序列，计算各采样通道的延时参数；第二模式切换模块30，用于将所有a/d芯片的工作模式切换为缺省模式；延时补偿模块40，用于根据各采样通道的延时参数，对所对应的a/d芯片在缺省模式下发送的量化数据进行延时补偿，以同步各a/d芯片所发送的量化数据。在其他一些实施例中，多通道高速采样同步装置还包括如下模块：同步复位模块，用于同步复位所有a/d芯片。在其他一些实施例中，多通道高速采样同步装置还包括如下模块：获取模块，用于获取各采样通道的预设外部固有延时；延时补偿模块，具体用于：根据各采样通道的预设外部固有延时和各采样通道的延时参数，对所对应的a/d芯片在缺省模式下发送的量化数据进行延时补偿。在其他一些实施例中，计算模块20，具体用于：对各a/d芯片在序列码模式下发送的周期性离散序列分别进行并行处理；获取各a/d芯片并行处理后同一时钟周期下的并行数据；从同一时钟周期下的并行数据中，选取最大的并行数据作为延时基准值；根据延时基准值和同一时钟周期下的并行数据，计算各采样通道的延时参数。在其他一些实施例中，延时补偿模块40，具体用于：对各a/d芯片在缺省模式下发送的量化数据分别进行并行处理；根据各采样通道的延时参数对所对应的a/d芯片并行处理后的量化数据进行删除滑动操作。本发明实施例提供的多通道高速采样同步装置，多通道高速采样系统加电后一次循环即可将多路数据同步，不需要上位机配合即可解决多通道信号不同步的问题，从而降低系统的不稳定性。以上对本发明所提供的一种多通道高速采样同步方法及装置进行了详细介绍，本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本发明的限制。需要说明的是，本说明书中的各个实施例均采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似的部分互相参见即可。对于实施例公开的装置而言，由于其与实施例公开的方法相对应，所以描述的比较简单，相关之处参见方法部分说明即可。还需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备所固有的要素，或者是还包括为这些过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。当前第1页12