本发明是有关于一种比较器，且特别是有关于一种高速内部迟滞型比较器。
背景技术：
在多种不同的模拟/数字转换器(a/dconverter，adc)电路中(例如闪烁型adc(flashadc)、插值型adc(interpolationadc)、流水线型adc(pipelineadc)及两步式adc(twostepadc))以及高速的信号接收器(high-speedreceiverforrxsignal)，常会需要高速的比较器电路，以因应目前数字电路的高速操作的要求。一般来说，高传输速率的输入信号中的信号成分与噪声成份的信号振幅差异较小，为了使比较器能对应输入信号中的信号成分输出正确的比较结果，通常可通过增大比较器中的电流源的电流或于比较器电路中另外设置预缓冲器来达到目的。然而现有技术具有功率消耗大、成本高以及增加电路面积等问题。
技术实现要素：
本发明提供一种高速内部迟滞型比较器，可正确地获取高传输速率的输入信号中的信号成分，而不会有功率消耗大、成本高以及增加电路面积等问题。
本发明的高速内部迟滞型比较器包括差动放大器，差动放大器的有源负载耦接差动放大器的电源端以及输出端。有源负载包括第一晶体管至第四晶体管、第一阻抗提供单元以及第二阻抗提供单元。第一晶体管的第一端与第二端分别耦接差动放大器的电源端与差动放大器的第一输出端。第二晶体管的第一端与第二端分别耦接差动放大器的电源端与差动放大器的第二输出端，第二晶体管的控制端还耦接第一晶体管的第二端。第一阻抗提供单元耦接于第一晶体管的控制端与第二晶体管的控制端之间，第一阻抗提供单元用以提供第一阻抗。第三晶体管的第一端与第二端分别耦接差动放大器的电源端与差动放大器的第二输出端。第四晶体管的第一端与第二端分别耦接差动放大器的电源端与差动放大器的第一输出端，第四晶体管的控制端还耦接第三晶体管的第二端。第二阻抗提供单元耦接于第三晶体管的控制端与第四晶体管的控制端之间，第二阻抗提供单元用以提供第二阻抗。
在本发明的一实施例中，上述的第一阻抗提供单元以及第二阻抗提供单元使得差动放大器的一输出阻抗于小信号模型中具有电感性负载的特性。
在本发明的一实施例中，上述的第一阻抗提供单元与第二阻抗提供单元分别包括电阻。
在本发明的一实施例中，上述的第一阻抗提供单元与第二阻抗提供单元分别包括晶体管。
在本发明的一实施例中，上述的差动放大器还包括差动对，其耦接有源负载以及差动放大器的电流端，接收差动输入信号。
在本发明的一实施例中，上述的差动输入信号的传输速率大于等于6gb/s。
在本发明的一实施例中，上述的高速内部迟滞型比较器还包括，电流源电路，其耦接差动放大器的电流端。
在本发明的一实施例中，上述的高速内部迟滞型比较器还包括，输出级电路，其耦接差动放大器的第一输出端与差动放大器的第二输出端，根据差动放大器的第一输出端与差动放大器的第二输出端的信号于差动放大器的输出端输出比较信号。
基于上述，本发明的实施例通过在差动放大器的有源负载的晶体管控制端设置阻抗提供单元，可使晶体管带有电感的特性以提高有源负载的晶体管工作在主动区时的高频阻抗，因而增加高速内部迟滞型比较器的高频增益与加快其响应速度，对应高传输速率的输入信号输出正确的比较结果，而不会有功率消耗大、成本高以及增加电路面积等问题。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附图公式作详细说明如下。
附图说明
图1是根据本发明的实施例的一种高速内部迟滞型比较器的示意图。
图2是根据本发明一实施例的晶体管与阻抗提供单元构成的电路的小信号模型与简化网络的示意图。
图3是根据本发明一实施例的数字逻辑电路的电路示意图。
图4a是根据本发明一实施例的差动输入信号的波形示意图。
图4b是根据本发明实施例与现有技术的高速内部迟滞型比较器输出信号的波形示意图。
图4c是根据本发明实施例与现有技术的数字逻辑电路输出信号的波形示意图
图5是根据本发明一实施例的高速内部迟滞型比较器与现有比较器的频率响应的示意图。
图6是根据本发明一实施例的高速内部迟滞型比较器与现有比较器的阈值电压的示意图。
图7是根据本发明另一实施例的一种高速内部迟滞型比较器的示意图。
图8是根据本发明另一实施例的晶体管与阻抗提供单元构成的电路的小信号模型与简化网络的示意图。
具体实施方式
图1是根据本发明的实施例的一种高速内部迟滞型比较器的示意图，请参照图1。高速内部迟滞型比较器可例如包括差动放大器102、电流源电路104以及输出级电路106。其中差动放大器102可例如包括有源负载以及差动对，有源负载可例如包括晶体管m1～m4以及阻抗提供单元im1、im2，而差动对则可例如包括晶体管m5与m6。在本实施例中，晶体管m1～m4为p型晶体管，晶体管m5与m6为n型晶体管，此外，阻抗提供单元im1、im2可例如分别以电阻r1、r2来实施，在部分实施例中，阻抗提供单元im1、im2可例如以晶体管来实施。其中，晶体管m1耦接于电源电压vdd(亦即耦接差动放大器102的电源端以接收电源电压vdd)与差动放大器102的第一输出端之间，晶体管m1的控制端(栅极)通过阻抗提供单元im1耦接至晶体管m2的栅极。晶体管m2耦接于电源电压vdd与差动放大器102的第二输出端之间，且晶体管m2的栅极还耦接至差动放大器102的第一输出端。晶体管m3耦接于电源电压vdd与差动放大器102的第二输出端之间，晶体管m3的栅极通过阻抗提供单元im2耦接至晶体管m4的栅极。晶体管m4耦接于电源电压vdd与差动放大器102的第一输出端之间，且晶体管m4的栅极还耦接至差动放大器102的第二输出端。此外，差动对中的晶体管m5耦接于晶体管m1与差动放大器102的电源端(亦即耦接至电流源电路104)之间，晶体管m6则耦接于晶体管m3与差动放大器102的电源端之间，晶体管m5与m6的栅极用以接收差动输入信号vi1与vi2。其中差动输入信号vi1与vi2可例如为应用于串行高级技术附件(serialadvancedtechnologyattachment,sata)标准的信号，然并不以此为限，差动输入信号vi1与vi2亦可例如为其它传输速率大于等于6gb/s的信号或小于6gb/s的信号。
在本实施例中，电流源电路104可包括晶体管m7，其耦接于差动放大器102的电源端与接地之间，晶体管m7的栅极则用以接收偏压电压vb。此外，本实施例的输出级电路可包括晶体管m8～m11，其中晶体管m8、m10为p型晶体管，晶体管m9、m11为n型晶体管，晶体管m8、m9串接于电源电压vdd与接地之间，晶体管m8的栅极耦接差动放大器102的第一输出端，晶体管m9的栅极耦接晶体管m11的栅极且与晶体管m9的漏极相耦接。晶体管m10与m11耦接于电源电压vdd与接地之间，晶体管m10的栅极耦接差动放大器102的第二输出端，且晶体管m10与m11的共同接点作为高速内部迟滞型比较器的输出端。
高速内部迟滞型比较器可比较差动放大器102所接收的差动输入信号vi1、vi2，而于其输出端输出比较信号vout。其中，通过在差动放大器102的有源负载的晶体管m1与m3的栅极分别设置阻抗提供单元im1与im2，以提高晶体管m6工作在主动区时的高频增益，加快高速内部迟滞型比较器的响应速度，而对应高传输速率的输入信号输出正确的比较结果，因此不需如现有技术般增大电流源的电流或设置预缓冲器，不会产生功率消耗大、成本高以及增加电路面积等问题。值得注意的是，在部分实施例中，高速内部迟滞型比较器亦可应用于传输速率低于6gb/s的输入信号，同样具有提高高速内部迟滞型比较器的响应速度的效果。
图2是根据本发明一实施例的晶体管与阻抗提供单元构成的电路的小信号模型与简化网络的示意图，请参照图2。图2为晶体管m3与电阻r2所构成的电路的小信号模型，其中根据克西荷夫电流定律与克西荷夫电压定律可分别得到下列公式(1)与公式(2)：
v1·cgs·s+gm·v1＝-ix(1)
v1·cgs·s·r2+v1＝-vx(2)
其中cgs为晶体管m3的栅极与源极间的寄生电容，v1为电容cgs上的跨压，gm为晶体管m3的转导，ix为测试电流，vx为测试电压。由公式(1)与公式(2)可得出差动放大器102的输出端的等效阻抗zout如公式(3)所示：
此外，简化网络可包括电阻ra、rb以及电感l，其中电阻rb与并联的电阻ra、电感l进行串联，简化网络的等效阻抗为zout。其中电阻ra、rb以及电感l可以下列公式子表示：
上述公式(3)为经拉普拉斯转换运算(laplacetransformation)后的输出电阻的特性方程公式，其中在分子具有一个极点，且在分母具有一个零点。其中当s等于0时，等效阻抗zout的电阻值等于1/gm，而当s等于无穷大时，等效阻抗zout的电阻值等于r2。此外，若电阻r2的电阻值远大于1/gm，等效阻抗zout将具有电感性负载的特性，也就是说等效阻抗zout会随着频率增加而增加。因此，当高速内部迟滞型比较器接收高传输速率时，差动放大器102的输出端将相对地具有较大高频电阻值的等效阻抗zout，如此可有效提高晶体管m6工作在主动区时的增益，进而加快高速内部迟滞型比较器的响应速度，而输出正确的比较结果。
在部分实施例中，高速内部迟滞型比较器的输出端可耦接至数字逻辑电路，如图3所示，图3实施例的数字逻辑电路为由串接的两个反相器a1与a2所构成，其中反相器a1的输入端用以接收比较信号vout，反相器a2的输出端则用以输出经两次反相处理后的输出信号vout2。图4a是根据本发明一实施例的差动输入信号的波形示意图，图4b是根据本发明实施例与现有技术的高速内部迟滞型比较器输出信号的波形示意图，图4c是根据本发明实施例与现有技术的数字逻辑电路输出信号的波形示意图，请参照图4a～图4c。如图4a所示，在本实施例中，输入信号vi1与vi2互为反相信号，而在图4b中，vout’为未设置阻抗提供单元im1、im2的现有技术的比较器所输出的比较信号，由图4b可看出，本实施例的高速内部迟滞型比较器通过在晶体管m1与m3的栅极分别设置阻抗提供单元im1与im2可响应高传输速率的差动输入信号vi1与vi2正确地输出全摆幅的波形，而现有技术的比较器则无法响应高传输速率的差动输入信号vi1与vi2输出全摆幅的波形。此外，现有技术的比较器输出的比较信号vout’的在经由反相器a1与a2的反相处理后，其振幅更进一步衰减至接近0v(vout2’)，而无法输出正确的波形，而本实施例的高速内部迟滞型比较器输出的比较信号vout经由反相器a1与a2的反相处理后，则仍可保持全摆幅的输出，且保有50％的工作周期(vout2)，而可确保输出正确的资料。
此外，本实施例的高速内部迟滞型比较器除了具有上述优点外，还可提高比较器在线性区操作时的频宽，并且可改善输入信号的频率对比较器的阈值电压的影响。如图5与图6所示，在图5中，曲线cuv1为对应本实施例的高速内部迟滞型比较器的频率响应曲线，而曲线cuv1’为对应现有技术的比较器的频率响应曲线，由图5可看出本实施例的高速内部迟滞型比较器明显具有较佳的频宽表现。此外，在图6中，vth代表本实施例的高速内部迟滞型比较器的阈值电压，而vth’代表现有技术的比较器的阈值电压，阈值电压是指输入电压差须大于此值才能使比较器经过数字逻辑电路的输出结果为正确。由图6可看出本实施例的高速内部迟滞型比较器输入信号的传输频率自1.5ghz增加至6ghz时所对应的阈值电压变化值小于现有技术的比较器的阈值电压变化值，因此本实施例的高速内部迟滞型比较器的特性较现有技术的比较器更接近理想的比较器。
值得注意的是，高速内部迟滞型比较器所包括的差动放大器102、电流源电路104以及输出级电路106的实施方公式并不以上述实施例为限。举例来说，图7是根据本发明另一实施例的一种高速内部迟滞型比较器的示意图，请参照图7。在本实施例中，差动放大器102、电流源电路104以及输出级电路106可利用与图1实施例不同类型的晶体管来实施，举例来说，在本实施例中有源负载可利用n型晶体管q1～q4来实施，差动对可利用p型晶体管q5与q6来实施，电流源电路104可利用p型晶体管q7来实施，输出级电路106可利用p型晶体管q8、q10以及n型晶体管q9、q11来实施。由于本实施例与图1实施例的实施方公式的不同之处仅在于改变晶体管的类型(亦即将p型晶体管与n型晶体管分别改为n型晶体管与p型晶体管)，整体的电路架构与图1实施例类似，本领域技术人员应可根据上述实施例以及图公式的内容理解其实施方公式，因此在此不再赘述其耦接关系。
类似于图2实施例，图8是根据本发明另一实施例的晶体管与阻抗提供单元构成的电路的小信号模型与简化网络的示意图，请参照图8，图8为晶体管q3与电阻r2所构成的电路的小信号模型，且根据克西荷夫电流定律与克西荷夫电压定律也可得到如公式(1)、公式(2)的关系公式，差动放大器102的第二输出端的等效阻抗zout也可如公式(3)所示。因此，本实施例的差动放大器102的等效阻抗zout亦与图1实施例的差动放大器102的等效阻抗zout相同，可具有电感性负载的特性，而可有效提高晶体管q6工作在主动区时的高频增益，进而加快高速内部迟滞型比较器的响应速度，输出正确的比较结果。此外，本实施例的简化网络结构与图2实施例的简化网络结构相同，如图8所示，电阻rb与并联的电阻ra、电感l进行串联，简化网络的等效阻抗为zout，其中电阻ra、rb以及电感l亦可以上述公式(4)、公式(5)以及公式(6)表示，在此不再赘述。
综上所述，本发明的实施例通过在差动放大器的有源负载的晶体管控制端设置阻抗提供单元，可使晶体管带有电感的特性以提高有源负载的晶体管工作在主动区时的高频阻抗，因而增加高速内部迟滞型比较器的高频增益与加快其响应速度，对应高传输速率的输入信号输出正确的比较结果，而不会有功率消耗大、成本高以及增加电路面积等问题，此外还具有提高高速内部迟滞型比较器在线性区操作时的频宽，以及改善输入信号的频率对比较器的阈值电压的影响的优点。
[符号说明]
102：差动放大器
104：电流源电路
106：输出级电路
m1～m11、q1～q11：晶体管
im1、im2：阻抗提供单元
vdd：电源电压
vb：偏压电压
vout、vout’：比较信号
r1、r2、ra、rb：电阻
cgs：电容
v1：电压
vx：测试电压
gm：跨导
ix：测试电流
zout：阻抗
a1、a2：反相器
vout2、vout2’：输出信号
cuv1、cuv1’：曲线
vth、vth’：阈值电压