一种SoC系统复位期间锁相环稳定时钟输出电路的制作方法

本发明涉及一种soc系统的时钟输出电路，具体为一种soc系统复位期间锁相环稳定时钟输出电路。

背景技术

随着工艺技术的不断发展，对soc的频率要求越来越高，锁相环已在soc设计中得到了广泛应用。锁相环一般可分为无锁定指示锁相环和有锁定指示锁相环。对于无锁定指示锁相环的应用，如中国专利cn103986460，名称为一种使用无锁定指示锁相环的soc片内时钟生成电路，通过外部增加开销较小的锁定电路来实现锁定指示及稳定时钟输出；对于有锁定指示锁相环的应用，如中国专利cn103051333，名称为一种快速锁定的锁相环，通过对数字信号的电路部分引入相位翻转进行数字方式的相位调整，减少锁相环锁相时间。在soc中对锁相环的使用，需保证时钟的完整性和稳定性，为此电路设计中一般都是系统复位后才产生系统稳定时钟。

根据功能任务需求，需要在soc系统复位期间使用锁相环输出的完整稳定时钟，以使用该时钟完成特定的功能。电路设计中如何在soc系统复位期间产生锁相环完整稳定时钟，是soc设计中必须要解决的问题，经检索相关文献和专利，尚未发现有解决该问题的电路及方法。

技术实现要素：

针对现有技术中存在的问题，本发明提供一种soc系统复位期间锁相环稳定时钟输出电路，能够在soc系统复位期间内生成锁相环稳定完整时钟，适用于使用无锁定指示锁相环或使用需复位控制的有锁定指示锁相环。

本发明是通过以下技术方案来实现：

一种soc系统复位期间锁相环稳定时钟输出电路，包括复位预处理模块、锁相环和时钟生成模块；

所述复位预处理模块的输入端连接复位输入和时钟输入，输出端输出预处理后复位信号；

所述锁相环的输入端连接预处理后复位信号、时钟输入和配置输入，输出端输出锁定指示信号和锁相环时钟输出；

所述时钟生成模块的输入端连接锁定指示信号、锁相环时钟输出和预处理后复位信号，输出端输出时钟输出。

优选的，所述的锁相环为有锁定指示锁相环；有锁定指示锁相环的输入信号为预处理后复位信号、时钟输入和用于配置锁相环的配置输入，输出信号为锁相环时钟输出和锁定指示信号。

优选的，所述的锁相环包括无锁定指示锁相环和锁定指示模块；无锁定指示锁相环的输入信号为预处理后复位信号、时钟输入和配置输入，输出信号为锁相环时钟输出；锁定指示模块的输入信号为预处理后复位信号和时钟输入，输出信号为锁定指示信号。

优选的，当复位信号中复位有效值为低时，复位预处理模块包括n级输入寄存器、输出寄存器、或门和同或门，其中n≥3；

复位输入rst连接一级输入寄存器的d端，一级输入寄存器的q端连接至二级输入寄存器的d端，(n-1)级输入寄存器的q端连接至n级输入寄存器的d端；

n级输入寄存器的q端和二级输入寄存器的q端作为或门的输入，二级输入寄存器的q端和或门的输出信号作为同或门的输入，同或门的输出连接至输出寄存器的d端，输出寄存器的q端作为输出，输出预处理后复位信号rst_chuli。

优选的，预处理后复位信号rst_chuli产生时钟周期个数为(n-2)的低电平脉冲。

优选的，当复位信号中复位有效值为高时，复位预处理模块包括n级输入寄存器、输出寄存器、与门和异或门，其中n≥3；

复位输入rst连接一级输入寄存器的d端，一级输入寄存器的q端连接至二级输入寄存器的d端，(n-1)级输入寄存器的q端连接至n级输入寄存器的d端；

n级输入寄存器的q端和二级输入寄存器的q端作为与门的输入，二级输入寄存器的q端和与门的输出信号作为异或门的输入，异或门的输出连接至输出寄存器的d端，输出寄存器的q端作为输出，输出预处理后复位信号rst_chuli。

进一步，预处理后复位信号rst_chuli产生时钟周期个数为(n-2)的高电平脉冲。

优选的，时钟生成模块用于作为异步信号的锁定指示信号与锁相环时钟输出，经对锁定信号的两级同步后输出时钟输出。

进一步，所述的时钟生产模块包括用于第一级同步的同步寄存器dff和用于第二级同步的clockgating单元icg；

寄存器dff的d端连接锁定指示信号，时钟端连接锁相环时钟输出，复位端连接预处理后复位信号rst_chuli；

clockgating单元icg的e端连接同步寄存器dff的输出端，时钟端连接锁相环时钟输出，输出端输出eck作为时钟输出。

与现有技术相比，本发明具有以下有益的技术效果：

本发明在soc系统复位期间，通过复位预处理中复位信号的控制，对soc系统复位期间长时间的复位有效信号，产生设定周期个数的脉冲信号，使有锁定指示锁相环输出时钟和相应的锁定指示信号，无锁定指示锁相环输出时钟，并产生相应锁定指示信号，再通过时钟生成电路，在soc系统复位期间完成锁相环稳定完整时钟的输出，在满足soc功能需求的情况下，进一步保证了soc设计功能的正确性和可靠性。

进一步的，通过设置的n级输入寄存器，使得复位信号预处理电路产生的预处理后复位信号的脉冲宽度可根据实际需求进行电路设计，设计灵活，可满足大部分锁相环设计需求，另外，该电路可作为可配置脉冲宽度功能使用。

进一步的，用于处理锁定指示信号与锁相环时钟输出的时钟生成电路，采用寄存器和clockgating单元电路生成，可更好的满足clockgating与逻辑的时序要求，与常规采用2级寄存器(1级正相寄存器、1级反相寄存器)和与门的方式相比，生成电路物理实现的频率可提高约80％。

附图说明

图1为本发明实例中所述有锁定指示锁相环时钟输出电路的结构框图。

图2为本发明实例中所述无锁定指示锁相环时钟输出电路的结构框图。

图3为本发明实例中所述复位低有效时复位预处理模块的电路结构图。

图4为本发明实例中所述复位高有效时复位预处理模块的电路结构图。

图5为本发明实例中所述时钟生成模块电路结构图。

具体实施方式

下面结合具体的实施例对本发明做进一步的详细说明，所述是对本发明的解释而不是限定。

本发明一种soc系统复位期间锁相环稳定时钟输出电路，在soc片内使用无锁定指示锁相环或使用需复位控制的有锁定指示锁相环情况下，在系统复位期间内生成片内稳定完整时钟。其主要思路如下。

首先，将复位信号通过复位预处理模块进行预处理，产生预处理后复位信号。该复位信号可根据soc系统复位信号从无效值到有效值的变化，产生有锁定指示锁相环或无锁定指示锁相环锁定指示电路所需的复位信号。

其次，预处理后复位信号的脉冲宽度和有效电平可根据实际需求进行电路设计。

第三，锁相环锁定指示信号与锁相环时钟输出的异步处理，对锁定信号进行两级同步，第一级同步使用寄存器实现，第二级同步使用clockgating单元实现。

基于这样的结构设计，可以实现soc系统复位期间内生成锁相环输出的稳定完整时钟。

具体的，如图1所示，有锁定指示锁相环的时钟输出电路由复位预处理模块、有锁定指示锁相环和时钟生成模块组成。其中，复位预处理模块的输入信号为复位输入和时钟输入，输出信号为预处理后复位信号；有锁定指示锁相环的输入信号为预处理后复位信号、时钟输入和配置输入，输出信号为锁相环时钟输出和锁定指示信号；时钟生成模块的输入信号为预处理后复位信号、锁相环时钟输出和锁定指示信号，输出信号为时钟输出。其中，配置输入用于对锁相环的配置，根据锁相环输出时钟需求，对锁相环进行相应的配置。配置输入是对锁相环输出时钟的配置而不是限定。

如图2所示，无锁定指示锁相环时钟输出电路由复位预处理模块、无锁定指示锁相环、锁定指示模块和时钟生成模块组成。其中，无锁定指示锁相环的输入信号为预处理后复位信号、时钟输入和配置输入，输出信号为锁相环时钟输出；复位预处理模块的输入信号为复位输入、时钟输入，输出信号为预处理后复位信号。锁定指示模块的输入信号为预处理后复位信号和时钟输入，输出信号为锁定指示信号；时钟生成模块的输入信号为锁相环时钟输出、预处理后复位信号和锁定指示信号，输出信号为时钟输出。其中，锁定指示模块完成无锁定指示锁相环的锁定指示信号输出，具体设计结构不做限定。

如图3所示，寄存器1、寄存器2、寄存器3……寄存器n为n级的输入寄存器，寄存器m为输出寄存器，时钟端均接入时钟输入；当复位信号中复位有效值为低的情况下，在复位预处理模块中，复位输入rst连接寄存器1的d端，寄存器1的q端连接至寄存器2的d端，寄存器2的q端连接至寄存器3的d端，依此类推，寄存器(n-1)的q端连接至寄存器n的d端(n≥3)，寄存器n的q端和寄存器2的q端作为或门的输入，寄存器2的q端和或门的输出信号作为同或门的输入，同或门的输出连接至寄存器m的d端，寄存器m的q端为预处理后复位信号rst_chuli。rst_chuli可产生低电平脉冲，低电平脉冲的时钟周期个数为(n-2)。

如图4所示，寄存器1、寄存器2、寄存器3……寄存器n为n级的输入寄存器，寄存器m为输出寄存器，时钟端均接入时钟输入；当复位信号中复位有效值为高的情况下，在复位预处理模块中，复位输入rst连接寄存器1的d端，寄存器1的q端连接至寄存器2的d端，寄存器2的q端连接至寄存器3的d端，依此类推，寄存器(n-1)的q端连接至寄存器n的d端(n≥3)，寄存器n的q端和寄存器2的q端作为与门的输入，寄存器2的q端和与门的输出信号作为异或门的输入，异或门的输出连接至寄存器m的d端，寄存器m的q端为预处理后复位信号rst_chuli。rst_chuli可产生高电平脉冲，高电平脉冲的时钟周期个数为(n-2)。

如图5所示，时钟生成模块中，锁定指示信号与锁相环时钟输出为异步信号，对锁定信号进行两级同步：第一级同步使用寄存器dff，d端为锁定指示信号，时钟为锁相环时钟输出，复位信号为预处理后复位信号rst_chuli；第二级同步使用clockgating单元icg，e端为第一级同步寄存器dff的输出，时钟ck为锁相环时钟输出，输出eck为时钟输出。

本发明已经应用于一款高密度集成的soc中，该soc使用了无锁定指示锁相环，在soc系统复位期间，实现了锁相环稳定完整的时钟输出，根据输出的时钟，完成了本soc的功能需求。