用于脉宽调制时钟信号的解调器的制作方法

所描述的技术总体上涉及解调器，并且更具体地涉及被配置为解调脉宽调制时钟信号以用于同步多个半导体集成电路(ic)芯片的解调器。

背景技术：

某些电子系统可以使用组合的多个ic芯片来形成，以提供期望的功能。每个ic芯片可以接收参考时钟信号以控制各个ic芯片的时序。对于某些应用，ic芯片被同步以正常工作。

技术实现要素：

本公开的系统、方法和设备各自具有若干创新性方面，其中没有单独一个负责本文公开的期望属性。

在一方面中，提供一种用于使输出时钟与脉冲调制参考时钟同步的时钟解调电路。该解调电路可包括：边缘检测器，被配置为检测参考时钟中的转变并且输出指示检测的转变的定时的信号；调制检测电路，被配置为基于从所述边缘检测器输出的信号来识别在所述参考时钟中的至少一个脉宽调制脉冲的调制事件，并输出指示正在识别的至少一个脉宽调制脉冲的调制事件的信号；和重新定时电路，被配置为基于从所述调制检测电路输出的信号产生与至少一个脉宽调制脉冲的调制事件同步的输出时钟。

在另一方面中，提供一种用于在多个电路之间同步时钟信号的系统，包括：参考时钟发生器，被配置为产生具有至少一个脉宽调制脉冲的参考时钟；多个电路，每个电路包括解调电路，包括：边缘检测器，被配置为检测所述参考时钟中的转变并输出指示检测的转变的定时的信号；调制检测电路，被配置为：i)基于从所述边缘检测器输出的信号识别至少一个脉宽调制脉冲的调制事件；和ii)输出指示正在识别的至少一个脉宽调制脉冲的调制事件的信号；以及重新定时电路，被配置为基于从所述调制检测电路输出的信号产生与至少一个脉宽调制脉冲的调制事件同步的输出时钟。

在另一方面中，提供一种解调参考时钟的方法，包括：检测所述参考时钟中的转变，所述参考时钟具有至少一个脉宽调制脉冲；根据所述参考时钟中的转变识别所述至少一个脉宽调制脉冲；和基于识别的至少一个脉宽调制脉冲产生与所述至少一个脉宽调制脉冲同步的输出时钟。

附图说明

提供这些附图和相关描述是为了说明具体实施例，而不是限制。

图1是图示根据本公开的方面的包括集成电路(ic)的电子系统的一个示例的框图。

图2是示出根据本公开的各方面的可用于检测调制事件的解调器的一个实施例的框图。

图3a-3d提供了包括可由图2的解调器检测的调制事件的多个示例参考时钟。

图4是示出根据本公开的各方面的计数器和时间戳发生器和周期计算器的一个实施例的框图。

图5是图示根据本公开的方面的减敏器和图案检测器的一个实施例的框图。

图6是示出根据本公开的方面的事件掩蔽电路的一个实施例的框图。

图7是示出根据本公开的各方面的输出重定时和等待时间选择电路的一个实施例的框图。

图8提供了参考时钟的示例，并且图示了根据本公开的各方面的可能的采样错误的源以及用于拒绝潜在错误的技术。

具体实施方式

某些实施例的以下详细描述呈现了本公开的具体实施例的各种描述。然而，其他实施例可以以权利要求所定义和覆盖的多种不同方式来实现。在本说明书中，参考了附图，其中相同的附图标记可以表示相同或功能相似的元件。在附图中，用代表性框图示出了某些实施例。这些框图是其中未示出与描述的实施例不直接相关的某些元件的实施例的简化表示。

集成电路(ic)系统设计可以涉及将多个ic芯片电连接在一起以实现期望的功能。可以用于电子系统设计的ic芯片的示例包括模数转换器(adc)、数模转换器(dac)、收发器等。图1是示出电子设备的一个示例的框图系统，包括根据本公开的方面的集成电路(ic)。图1的系统100包括参考时钟发生器105、第一ic芯片110和第二ic芯片115。参考时钟发生器105可以被配置为产生参考时钟refclk，该参考时钟refclk被提供给第一和第二ic芯片110和115。如下面更详细讨论的，第一和第二ic芯片110和115中的每一个可以使用参考时钟refclk以便产生它自己的内部较低频率时钟，其可以用于时间用于实现芯片110和115的相应功能的各种电子组件的各种动作。

如图1中的虚线所示，第一和第二ic芯片110和115可以可选地彼此通信。图1的系统100仅仅是示例，并且所描述的技术不限于所示出的配置。例如，在某些实施方案中，系统100可以包括额外的ic芯片，其中一些还可以接收来自参考时钟发生器105的参考时钟refclk和/或与第一和第二ic芯片110和115中的一个或多个进行通信。

如上面简要描述的，ic芯片110和115中的每一个可以生成用作芯片内包括的组件的输入的内部时钟信号。在某些实施方式中，系统100的设计可以依靠两个ic芯片110和115之间的协调功能。在这些实施方式中，为了使第一和第二ic芯片110和115的各种功能正确操作，内部时钟是同步的。如这里所使用的，ic芯片的同步通常是指ic芯片110和115中的每一个所使用的内部时钟具有基本上同时发生的周期性转换。

对于某些应用，可能重要的是至少一些ic芯片110和115彼此同步以促进其间的通信。然而，同步ic芯片可能还有其他原因，例如考虑ic芯片之间的温度变化。另外，温度变化可能影响ic芯片110和115如何能够检测sysref信号，这可能导致在各个ic芯片110和115上产生的输出时钟之间的失准。

现在将描述如何将ic芯片110和115的同步用于ic芯片110和115之间和/或与其他同步系统之间的通信的例子。ic芯片110和115之间的数据传输可以在也被称为帧的有规律地发生的时间段处或者在其内执行。因此，ic芯片之间的通信可以基于用于通信的帧的周期具有限定的帧速率。每个帧可以包括参考时钟refclk的整数个时钟周期。

ic芯片110和115中的每一个可以相对于参考时钟被适当地同步，使得用于通信的帧(例如，每帧的开始和结束基本上同时发生)排队。例如，每个ic芯片110和115可以在参考时钟中识别相同的转变，在该转变中基于给定帧的开始。如果两个ic芯片110和115识别不同的参考时钟转换，则这些帧将彼此偏移，这可能导致ic芯片110和115之间的通信错误。

另外，每个ic芯片110和115的初始加电序列可以彼此独立。因此，每个ic芯片110和115开始检测参考时钟refclk的时间可被认为是随机的。就是说，给定系统的ic芯片110和115的加电顺序时序是异步的。因此，期望提供一种使用参考时钟refclk将由多个ic芯片110和115使用的内部时钟彼此同步的方法。

一种用于同步ic芯片110和115的技术涉及使用诸如同步时钟(sysref)信号或每秒脉冲(pps)信号之类的附加时钟同步信号。sysref和pps信号通常用于时间系统，如全球定位系统(gps)定时、ieee-1588精确时间协议(ptp)和/或芯片到芯片同步系统，如jesd204b。然而，使用额外的时钟同步信号有许多缺点。例如，附加时钟同步信号的传输可以是直流(dc)耦合和/或实现为锁相环(pll)，其通常具有相对较低的环路带宽。此外，使用pll和/或额外的时钟同步信号可能需要额外的硬件，例如形成pll的电子组件和用于传输附加同步信号的信号线。就特定实现的面积和/或功率需求而言，这些附加的组件和/或线路可能是硬件密集的和/或昂贵的。此外，随着参考时钟refclk频率的增加，使用sysref信号重新计时参考时钟变得更加困难。当使用连接器将ic芯片110和115放置在不同的板上时，可以使用诸如放大器之类的附加硬件来在其间路由信号。

在一些实现中，可以将pps信号与具有较高时钟速率的第二同步时钟配对来代替使用pll；然而，增加另一个同步时钟会增加另一个要发送的信号并进行偏斜控制。

本公开的各方面通过在参考时钟refclk上嵌入同步信号来解决一个或多个上述问题。例如，在某些实施方式中，在参考时钟refclk上嵌入同步信号可以包括调制参考时钟refclk的一个或多个脉冲的宽度。通常，信息可以通过脉宽调制(也称为占空比调制)在载波信号上发信号通知。因此，在某些实施方式中，参考时钟refclk的脉冲可以被脉冲宽度调制以用信号通知参考时钟refclk中的一个跃迁作为同步脉冲。因此，第一ic芯片110和第二ic芯片115中的每一个可以被配置为检测调制事件(例如，一个或多个脉宽调制脉冲)并选择参考时钟中的转变。第一ic芯片110和第二ic芯片115可以使用所选择的转换来产生输出时钟(也称为解调时钟)，使得输出时钟与其他ic芯片110和115的输出时钟同步。

为了检测调制事件，系统100中的每个ic芯片110和115可以包括解调器。图2是示出根据本公开的各方面的可用于检测调制事件的解调器的一个实施例的框图。

参考图2，解调器200可以包括时钟发生器和时钟树205(也称为时钟发生器)、边缘检测器210、高分辨率计数器215、低分辨率计数器220、时间戳发生器和周期计算器225、调制事件检测器230(也称为调制检测电路)、输出重定时和等待时间选择电路240(也称为重新定时电路)、调制计数器245、和多路复用器250。然而，图2仅仅是所公开技术的一个实施例。一个或多个所示方框可被修改和/或移除，而不必脱离本公开。

在某些实施方案中，如图2所示，解调器可以使用数字组件来实现。这可以改进具有不同功能的ic芯片110和115之间的解调器的便携性，因为定义数字电路的代码(例如，verilog代码)可以容易地在ic芯片110和115设计者之间共享。此外，数字实现可能比比较模拟实现更小，并且在时钟同步方面也可能更健壮。

在图2的实施例中，解调器200接收采样时钟clk和参考时钟refclk。例如，解调器200可具有被配置为接收来自参考时钟发生器(例如图1的参考时钟发生器105)的参考时钟refclk的采样时钟输入(未示出)。在某些实施方案中，采样时钟clk可以由解调器200外部的ic芯片110或115生成，或者可以在解调器200内生成(未示出)。时钟发生器205可以接收采样时钟clk并产生低频采样时钟clk8，并且可以将采样时钟clk和低频采样时钟clk8提供给包括在解调器200中的多个电路。在一个实现中，低频采样时钟clk8的频率是采样时钟clk频率的1/8。然而，这只是在实施中，低频采样时钟clk8可能具有采样时钟clk的任何其他部分的频率。

时钟发生器205可以将采样时钟clk提供给边缘检测器210和高分辨率计数器215。时钟发生器205还可以将低频采样时钟clk8提供给边缘检测器210、低分辨率计数器220和时间戳发生器和周期计算器225。

边缘检测器210可以接收参考时钟refclk、采样时钟clk和低频采样时钟clk8。边缘检测器210可以被配置为检测参考时钟refclk中的转变并输出指示检测的转变的定时的信号。例如，边缘检测器210可以通过以由采样时钟clk定义的速率对参考时钟refclk进行采样来识别参考时钟refclk中的转变。因此，采样时钟clk可以具有比参考时钟refclk更高的频率。在一个实现中，采样时钟clk可以具有大于或等于参考时钟refclk的奈奎斯特频率的频率。然而，在某些实施方式中，采样时钟clk的频率可能明显大于参考时钟refclk的奈奎斯特频率，因此边缘检测器210可以以采样时钟clk定义的速率对参考时钟refclk进行过采样。在某些实施方式中，采样时钟clk可能与参考时钟refclk异步。

边缘检测器210可以输出指示参考时钟refclk中的转变的定时(也称为边缘)的一个或多个信号。在图2的实施例中，边缘检测器210可以输出第一选通信号strobe和第二选通信号strobe8，每个都指示参考时钟refclk中的下降沿边缘转变。然而，在其他实施例中，边缘检测器210可以输出指示上升沿边缘转变或上升边缘和下降边缘转变的一个或多个选通信号。第一选通信号strobe可以指示当以采样时钟clk的速率采样时在参考时钟refclk中检测到的转变的定时，并且第二选通信号strobe8可以表示当以低频率采样时钟clk8的速率采样时在参考时钟refclk中检测到的转变的定时。边缘检测器210也可以产生加载时钟load，该load是基于低频采样时钟clk8产生的较低频率时钟。加载时钟load可由时间戳发生器225使用以加载来自计数器215和220的选通计数值作为用于生成时间戳的触发器。

高分辨率计数器215接收采样时钟clk和第一选通信号strobe。基于采样时钟clk和第一选通信号strobe，高分辨率计数器215以采样时钟clk的分辨率产生在参考时钟refclk中检测到的转变的定时的指示。类似地，低分辨率计数器220接收低频采样时钟clk8和第二选通信号strobe8。基于低频采样时钟clk8和第二选通信号strobe8，低分辨率计数器220以低频采样时钟clk8的分辨率产生在参考时钟refclk中检测到的转变的定时的指示。

高分辨率计数器215和低分辨率计数器220中的每一个可以被实现为计数器，该计数器基于所接收的采样时钟clk或低频采样时钟clk8增加所存储的计数值。存储在计数器中的值可以响应于所接收的选通信号strobe或strobe8而被锁存，并且锁存的值可以被提供给时间戳发生器和周期计算器225，该时间戳发生器和周期计算器225可以被时间戳发生器和周期计算器225解释为参考时钟refclk中的边缘转换的时间戳。在图2的实施例中，来自低分辨率计数器220的输出可以表示时间戳的最高有效值，其来自高分辨率计数器225的输出可以表示时间戳的最低有效值。

尽管图2的实施例包括高分辨率计数器215和低分辨率计数器220，但是其他实施例可以仅包括单个计数器(未示出)。在这些实施例中，解调器200也可以省略时钟发生器205，并且解调器200的所有组件可以以采样时钟clk频率运行。

基于表示参考时钟refclk中的转变的定时的连续时间戳，时间戳发生器和时间段计算器225可以计算参考时钟refclk中的每个脉冲的时间段。

调制事件检测器230可以被配置为在参考时钟中识别至少一个脉宽调制脉冲的调制事件。调制事件的识别可以基于从边缘检测器输出的信号(例如，通过调制事件检测器230经由高分辨率检测器215和低分辨率检测器220以及时间戳发生器和周期计算器225接收)。调制事件检测器230还可以被配置为输出指示被识别的至少一个脉宽调制脉冲的调制事件的信号。例如，调制事件检测器230可比较连续脉冲的周期以检测refclk中的调制事件。在某些实施方式中，当连续周期的长度不同时，调制事件检测器230可以确定发生了调制事件。但是，调制事件检测器可能检测到许多不同的调制事件。下面将更详细地描述可检测的调制事件和可用于检测调制事件的技术的示例。

尽管上述示例基于下降边缘的时间标识了调制事件，但本公开不限于此。例如，在某些实施方式中，给定脉冲的周期可以基于两个连续上升边缘之间的时间差来计算。在另一个实现中，给定脉冲的周期可以基于与上升边缘和下降边缘两者相关联的时间戳来计算(例如，调制事件检测器230可以能够检测低周期长度和高周期长度两者)。

输出重定时和等待时间选择电路240接收参考时钟refclk、第一选通信号strobe和调制事件的指示，并产生输出时钟demodclock。输出重定时和等待时间选择电路240可以被配置为基于从调制事件检测器230输出的信号来生成输出时钟demodclock以与至少一个脉宽调制脉冲的调制事件同步。例如，输出时钟demodclock可以定时到由调制事件发送信号的参考时钟refclk的转换。因此，输出时钟demodclock可以与位于另一ic芯片110或115中的类似解调器200产生的另一个输出时钟demodclock同步。在某些实施方案中，输出重定时和等待时间选择电路240也可以输出参考时钟refclk和解调极性demodpolarity。

如图2所示，解调器200还可以包括调制计数器245，其输出可以使用多路复用器250来选择。调制计数器245可以接收参考时钟refclk作为时钟输入，并且接收输出时钟demodclock作为同步输入。当调制计数器245被启动时，调制计数器245将自动将其自身与从输出重定时和等待时间选择电路240接收的输出时钟demodclock同步。例如，调制计数器245可以包括计数器电路，该计数器电路在输出时钟demodclock中统计参考时钟refclk在单个周期内的周期数。

在某些实施方式中，参考时钟refclk可能不会连续产生调制事件(例如，脉宽调制同步脉冲)。例如，可能会停止调制事件以避免调制事件产生噪声和/或杂散。在这些实现中，一旦参考时钟refclk调制事件已经中断，调制计数器245可以被激活以继续产生demodclock输出。在某些实施方案中，参考时钟refclk调制事件将在调制脉冲短脉冲串(例如，多个连续调制脉冲，在一个实施例中可包括至少5个调制脉冲)之后中断。在从调制脉冲的突发中检测到调制事件之后，调制计数器245可以同步并开始生成连续的demodclock输出。调制计数器245可以控制多路复用器250的选择以直接从输出重定时和等待时间选择块240或从调制计数器245产生demodclock输出。

图3a-3d提供了包括可由图2的解调器检测的调制事件的多个示例参考时钟。具体地，图3a和3b示出了dc平衡调制事件，而图3c和3d示出了不平衡调制事件。如本文所使用的，dc平衡调制事件通常可以指两个连续调制脉冲，其中两个连续调制脉冲中的一个具有低占空比，并且两个连续调制脉冲中的另一个具有高占空比，并且其中每个连续脉冲的周期长度变化基本相同。

在图3a-3d中的每一个中，图示了参考时钟refclk和参考时钟clk中的每个脉冲的周期长度。在这里描述的例子中，参考时钟refclk的上升边缘的定时不变，而只有下降边缘定时改变(例如，只调制调制事件的下降边缘的定时)。这可以简化解调器200的设计。然而，本公开不限于此，并且还可以包括调制事件的调制和检测，其中上升边缘的定时被改变。

图3a的调制事件305示出了从低到高(也称为lo-hi)调制事件。例如，在调制事件之前，参考时钟refclk中的脉冲周期是未调制周期的100％(例如，载波时钟信号的周期)。此后，脉冲的下降边缘例如减小到整个脉冲周期的49％，导致总调制脉冲周期长度为99％。该脉冲的周期与先前的脉冲之间的差异显示为周期长度的1％的减少。

紧接着的下一个脉冲的下降边缘被调制到载波信号周期的51％。由于前一个下降边缘是早期定时的，所以该脉冲的总周期长度是载波周期的102％，比前一个调制脉冲增加了3％。之后，下一个脉冲将被调制，直到下一个调制事件。

baseedge可以被定义为遵循lo-hi调制事件的第一上升边缘。由于前一个脉冲的晚期下降边缘，该脉冲具有99％的周期长度。根据具体的实现方式，输出时钟demodclock可以定时到baseedge之后的任何一个脉冲，例如，syncedge0、syncedge1、syncedge2等。选择稍后的同步边缘用于输出时钟demodclock定时允许解调器额外的时间来检测脉冲，这可以使得解调器200能够将输出时钟demodclock同步到更高频率的参考时钟clk，而不是同步到更早的同步边缘。在某些实施方式中，同步边缘可以由一个或多个同步边缘控制位来选择。同步边缘的选择还可以允许系统100设计者调整输出时钟demodclock的等待时间。

图3b的调制事件310示出了从高到低(也称为hi-lo)调制事件。在本例中，调制事件中第一个脉冲的周期增加到载波时钟周期的101％，而调制事件中的第二个脉冲减少到载波时钟周期的99％。调制事件周围的连续脉冲之间的差异在图3b中示出并且包括增加1％、减少3％、增加3％以及最终减少1％。

图3c的调制事件315示出了不平衡的单脉冲调制事件。在这个例子中，调制脉冲的周期减少到载波时钟周期的99％。调制事件周围的连续脉冲之间的差异在图3c中示出，并且包括减少1％、增加2％以及最终减少1％。

图3d的调制事件320示出了不平衡的单脉冲调制事件。在这个例子中，调制脉冲的周期增加到载波时钟周期的101％。调制事件周围的连续脉冲之间的差异在图3d中示出并且包括增加1％、减少2％以及最终增加1％。

图4是示出根据本公开的各方面的计数器和时间戳发生器和周期计算器的一个实施例的框图。图4的电路400包括一个或多个计数器405以及两个包括两个单位延迟器410和420以及两个减法器415和425的差分器。一个或多个计数器405可以由图2中所示的高分辨率计数器215和低分辨率计数器220来体现，并且因此可基于第一选通信号strobe和第二选通信号strobe8输出指示参考时钟refclk中的下降边缘转变的时间戳。时间戳被提供给单位延迟410和减法器415。微分器延迟时间戳(例如，对于一个选通时段，参见图2)，并且因此减法器415确定当前时间戳和先前时间戳之间的差，其表示给定脉冲的周期。所计算的周期以单位延迟420和减法器425提供给第二微分器。减法器425确定当前周期与前一周期之间的差值，其表示两个连续周期δperiod之间的差值。

图5是图示根据本公开的方面的减敏器和图案检测器的一个实施例的框图。图5的电路500可以是实现图2的调制事件检测器230的电路的一部分。电路500包括减敏器503和模式检测器523。减敏器接收来自电路400的指示两个连续时段δperiod之间的差的时段差值，并接收灵敏度值，该灵敏度值可由系统设计者使用一个或多个灵敏度控制位来选择。减敏器503包括分别配置为减法器和求和器的两个加法器505和510以及两个阈值电路515和520。加法器505和510将时段差值δperiod偏置灵敏度值，以降低调制事件检测器230对噪声和/或采样误差的灵敏度。在每个阈值电路515和520中将减敏时间差值δperiod与阈值进行比较。在一个示例中，阈值电路515确定减敏时间差值δperiod是否大于零(例如，表示hi时段，其中调制脉冲具有大于载波周期长度的周期)。类似地，阈值电路520可确定减敏时段差值δperiod是否小于零(例如，指示调制脉冲的周期小于载波时段长度的lo时段)。因此，阈值电路515的输出可以检测hi时段，并且阈值电路520的输出可以检测lo时段。

模式检测器523可以检测表示调制事件的模式。在图5的实施例中，模式检测器523包括两个单元延迟器525和530、两个and门535和540、or门545以及两个多路复用器550和555。由于阈值电路515检测到hi周期和阈值电路520检测到周期，and门535的输出指示lo-hi周期转换(例如，前一时段lo由单位延迟530延迟，并且当前时段如门限电路515的输出所指示的那样为hi)。类似地，and电路540的输出表示基于阈值电路520和单位延迟525的输出的hi-lo周期转变。通过选择从多路复用器550输出哪些输入，模式检测器可以检测以下之一：lo周期转换或hi周期转换。通过选择从多路复用器555输出哪些输入，模式检测器可以检测lo-hi或hi-lo周期的转变，并向输出重新定时电路700提供指示检测到的周期转变的极性的信号560(lo-hi或hi-lo)。

图6是示出根据本公开的方面的事件掩蔽电路的一个实施例的框图。事件屏蔽电路600可以作为图2所示的调制事件检测器230的一部分被包括。事件屏蔽电路600包括三个单元延迟605、610和620、nor门625和and门630。事件屏蔽电路接收模式检测器523的输出。事件屏蔽电路600可以被配置为在紧接标识调制事件之后，屏蔽从边缘检测器210接收的信号(例如，从模式检测器523接收的输出)至少一个参考时钟refclk的时段。

在所示的实施例中，事件掩蔽电路掩蔽图案检测器523的输出三个选通周期。也就是说，由于每个单位延迟器605、610和620延迟了模式检测器523的接收输出，所以来自nor门625的输出在通过模式检测器523检测到事件之后的三个选通时段中将是低的。因此，在模式检测器首次检测到事件之后，事件掩蔽电路600的输出对于三个选通时段将是低的。因此，掩模从模式检测器523接收的输出可以包括在识别至少一个脉宽调制脉冲之后立即拒绝在参考时钟refclk的至少一个周期内发生的任何识别的脉冲宽度调制脉冲。当前三个时段没有检测到事件并且模式检测器的输出指示检测到的事件时，事件屏蔽电路600的输出将指示检测到的事件。通过改变事件屏蔽电路600中的单元延迟的数量，可以改变屏蔽事件的数量。

图7是示出根据本公开的各方面的输出重定时和等待时间选择电路的一个实施例的框图。例如，图7的电路700可以是图2的输出重定时和等待时间选择电路240的一个实施例。电路700可以包括八个单位延迟器705至719、三个多路复用器701、720、725和两个d触发器730和735。电路700可以接收来自事件掩蔽电路600的检测事件输出和来自模式检测器523的hi-lo转换输出560。

图7的电路700包括两个单元延迟链705至711和713至719，其可用于选择输出时钟demodclk重新定时的等待时间。单位延迟器705至711的顶部链延迟从事件掩蔽电路600接收到的检测到的事件信号。单位延迟器713至719的底部链延迟从多路复用器701接收到的解调极性信号560。

多路复用器701可以被配置为锁存器，其输出在每个检测到的事件上被更新。提供给多路复用器701的输入信号560指示检测到的事件是由两个连续的脉冲从低占空比转变为高占空比还是从高占空比转变为低占空比以及多路复用器701输出指示过渡类型的解调极性信号。例如，多路复用器701在事件掩蔽电路600未检测到事件时选择从多路复用器701输出的先前值，并且当事件掩蔽电路600检测到事件时，选择来自模式检测器523的hi-lo转换输出。多路复用器701检测到的解调极性信号可用于在参考时钟发生器105和ic芯片110或115之间传输数据。例如，通过调整调制事件的极性可以传输数字数据，可以可以根据解调极性demodpolarity的值来读取。

通过选择要应用于每个检测到的事件值和解调极性值的延迟，调制器720和725可以选择syncedge0、syncedge1、syncedge2中的一个(参见图3a-3d)用于重新定时输出时钟demodclk。由于使用与其他ic芯片异步的低频采样时钟clk8执行调制检测，所以输出时钟demodclk经由d触发器730重新定时到参考时钟refclk的上升边缘。因此，重新定时并且等待时间选择电路240可以被配置为生成输出时钟demodclk以与参考时钟refclk的上升边缘同步。类似地，d路触发器735将由多路复用器701确定的解调极性demodpolarity重新定时到参考时钟refclk。

图8提供了参考时钟的示例，并且图示了根据本公开的各方面的可能的采样错误的源以及用于拒绝潜在错误的技术。在图8的示例中，采样时钟clk的频率与参考时钟refclk的频率之间的采样比率大约为10.86。因此，由于采样时钟clk不是参考时钟refclk的整数倍，引入了量化误差。在这个例子中，参考时钟refclk中的未调制脉冲可以被采样为具有采样时钟clk的10或11个周期的周期。

图8的前两行图示了包括两个不平衡调制事件的示例性参考时钟refclk、极性0调制事件805和极性1调制事件810。接下来的两行提供了可能由于参考时钟refclk采样中的量化误差而被检测到的理论周期值，并且基于测量的周期值可以计算为周期差值δperiod的理论值。

接下来的两行表示由减法器505计算的去敏化周期值(例如，指示hi周期)以及hi周期是否由模式检测器523检测到。最后两行代表由求和器510计算的去敏化周期值(例如，指示lo周期)以及是否通过模式检测器523检测lo周期。

图8的实施例包括1的减敏，因此，对于hi周期检测，电势差值δperiod减小1，并且对于lo周期检测，电势差值δperiod减小1。此外，由于差值δperiod的可能值是1、2和3(例如，它们都大于0)，因此始终由阈值电路515检测极性0调制事件805。然而，对于极性1调制事件810，假hi周期检测事件可能是可能的，因为在调制事件之前可能的0、1和2值以及-1、0和1的可能值可能被检测到，这取决于在极性1调制事件810附近引入的量化误差。

类似地，极性1调制事件810总是由阈值电路520检测，因为差值δperiod的可能值是-3、-2和-1(例如，它们都小于0)。然而，由于在调制事件之前的-1、0和1的可能值以及-2、-1和0的可能值可能被检测到，对于极性0调制事件805可能有可能出现伪周期检测事件，这取决于在极性0调制事件805附近引入的量化误差。正确选择减敏值、施加到参考时钟refclk的调制量以及参考时钟refclk和采样时钟clk的频率可以减少由于量化误差而导致或消除错误事件检测的机会。

还有其他的错误来源在选择脱敏和掩蔽时可能很重要。例如，当参考时钟refclk和采样时钟clk之间的比率非常接近整数值时，可能引入抖动误差。例如，当参考时钟refclk中的转换几乎与采样时钟clk中的转换匹配时，由噪声引起的转换时序的轻微变化可能会影响参考时钟refclk的采样周期。因此，当影响采样时钟clk和参考时钟refclk中的一个中的转变的定时的噪声在多个连续脉冲的转换中交换相对定时，未调制脉冲的测量周期可能在两个值之间波动(例如9和10)，。解决抖动错误的一种方法是提高脱敏水平。

尽管已经根据某些实施例描述了各种特征和组件，对于本领域的普通技术人员而言显而易见的其他实施例，包括不提供本文阐述的所有特征和优点的实施例，也在本公开的范围内。而且，上述各种实施例可以被组合以提供另外的实施例。另外，在一个实施例的上下文中示出的某些特征也可以并入其他实施例中。因此，仅通过参考所附权利要求来限定本公开的范围。

此外，如在权利要求中所使用的，诸如短语“x、y和z中的至少一个”和/或“x、y或z中的至少一个”应理解为表示项目、术语、叙述、权利要求元素等可以是x、y或z中的任何一个，或其任何组合(非限制性实例：xy、xz、yz、xyz等)。因此，这样的语言通常并不意味着某些实施方案需要x中的至少一个、y中的至少一个和z中的至少一个存在或仅需要x或y或z中的一个，排除他人。

而且，前面的描述和权利要求可以将元件或特征称为“连接”或“耦合”在一起。如本文所使用的，除非另有明确说明，“连接”意味着一个元件/特征直接或间接连接到另一个元件/特征，并且不一定机械地连接。类似地，除非另有明确说明，“耦合”意味着一个元件/特征直接或间接耦合到另一个元件/特征，并且不一定机械地耦合。因此，尽管图中所示的各种示意图描绘了元件和组件的示例性布置，但是在实际的实施例中(假设所描绘的电路的功能没有受到不利影响)可以存在额外的中间元件、装置、特征或组件。