一种相位插值器的制作方法

本发明涉及集成电路技术领域，尤其涉及一种相位插值器。

背景技术：

相位插值器(phaseinterpolator，pi)被广泛应用在各种电路里，比如无线收发机里的极化调制电路、锁相环(phaselockedloop，pll)、延迟锁相环(delay—lockedloop，dll)和高速串行通信中的时钟数据恢复电路(clockdatarecovery，cdr)，主要是用来插值合成高精度的多路相位关系或作为采样时钟信号，其线性度决定着应用电路的整体噪声性能，因此具有高线性度的相位插值器成为设计的关键。

相位插值器主要由插值手段来实现，比如可以用cmos实现的电压插值。一般的插值手段是使用相邻两个90度错位的相位，用一定的比例将其混合，来得到一个中间相位。通过调节混合的比例可以调节中间相位的位置，实现从0度到90度之间任意相位的调节。如果在调节混合之前加入数据选择器来选择0度，90度，180度，270度其中的两个相邻相位，则可以得到从0度到360度之间的任意相位。

由于电路内电源噪声的影响对电路最终性能影响很大，往往一个第一反相器延时就能由电源噪声产生几皮秒的抖动，而延时线(delayline)和相位插值器都可以等效看成几个第一反相器的级联。与延时线相比，相位插值器的互补金属氧化物半导体(complementarymetal–oxide–semiconductor，cmos)结构的反向器电路的级联的级数较少，对电源噪声的抑制能力强，相位调节范围宽。

但是，cmos结构的相位插值器因为其cmos反向器的增益很高，导致相位插值器的线性度不高，精度也差，从而影响对时钟信号的采样。

技术实现要素：

本发明实施例提供一种相位插值器，可以提高相位插值器的线性度。

第一方面，提供一种相位插值器，包括：

输入端口和输出端口，至少一个数据选择器和至少一个平滑缓冲器。每个数据选择器的输入端口分别与所述相位插值器的输入端口连接，每个数据选择器的的输出端口与对应的平滑缓冲器的输入端口连接，每个平滑缓冲器的输出端口分别与所述相位插值器的输出端口连接。所述平滑缓冲器包括n个延时单元，n为大于等于2的正整数。每个延时单元包括第一反相器和第二反相器，第k个延时单元的第一反相器的第一输入端口与第k－1个延时单元的第一反相器的输出端口连接，所述第k个延时单元的第二反相器的第一输入端口与所述第k个延时单元的第一反相器的输出端口连接，每个延时单元中的第二反相器的输出端口分别与所述相位插值器的输出端口连接；其中，第1个延时单元中的第一反相器的输入端口与对应的所述数据选择器的输出端口连接。

相位插值器通过平滑缓冲器中级联的n个延时单元将从数据选择器得到的信号延时输出，可以提高相位插值器的线性度，延时单元的数量越多，延时时间越长。

结合第一方面，在第一方面的第一种可能的实现方式中，所述第一反相器包括第一晶体管、第二晶体管、级联的i个第三晶体管和级联的j个第四晶体管。，所述第一晶体管、所述第二晶体管、所述第三晶体管和所述第四晶体管分别包括第一端口、第二端口和第三端口。所述第一晶体管的第一端口与所述第二晶体管的第一端口分别与所述第一反相器的第一输入端口连接，所述第一晶体管的第二端口与所述级联的i个第三晶体管的任一第三晶体管的第三端口连接，所述第一晶体管的第三端口与所述第二晶体管的第三端口分别与所述第一反相器的输出端口连接。所述第二晶体管的第二端口与所述级联的j个第四晶体管中的任一第四晶体管的第三端口连接。所述级联的i个第三晶体管的任一第三晶体管的第二端口接入高电平，其中第1个第三晶体管的第一端口接入低电平。所述级联的j个第四晶体管的任一第四晶体管的第二端口接入低电平，其中，第1个第四晶体管的第一端口接入高电平；其中，i、j为大于2的正整数。

通过第一晶体管、第二晶体管、第三晶体和第四晶体组成的第一反相器，可以使得由数据选择器传输的信号的相位反相输出，从而实现延时的效果。

结合第一方面或第一方面的第一种可能的实现方式，在第一方面的第二种可能的实现方式中，所述第一晶体管和所述第三晶体管可以但不限于为p型场效应晶体管，所述第二晶体管和所述第四晶体管可以但不限于为n型场效应晶体管。

结合第一方面，在第一方面的第三种可能的实现方式中，所述第二反相器包括第五晶体管、第六晶体管、级联的p个第七晶体管和级联的q个第八晶体管。，所述第五晶体管、所述第六晶体管、所述第七晶体管和所述第八晶体管分别包括第一端口、第二端口和第三端口。所述第五晶体管的第一端口与所述第六晶体管的第一端口分别与所述第二反相器的第一输入端口连接，所述第五晶体管的第二端口与所述级联的p个第七晶体管的任一第七晶体管的第三端口连接，所述第五晶体管的第三端口与所述第六晶体管的第三端口分别与所述第二反相器的输出端口连接。所述第六晶体管的第三端口与所述级联的q个第八晶体管中的任一第八晶体管的第三端口连接。所述级联的p个第七晶体管的任一第七晶体管的第二端口接入高电平，其中第1个第七晶体管的第一端口接入低电平。所述级联的q个第八晶体管的任一第八晶体管的第二端口接入低电平，其中，第1个第八晶体管的第一端口接入高电平，其中，p、q为大于2的正整数。

通过第五晶体管、第六晶体管、第七晶体和第八晶体组成的第二反相器，可以使得由第一反相器传输的信号的相位反相输出，保证了相位插值器输出的信号的相位与数据选择器输出的相位相同，同时还可以将数据选择器输出的信号实现延时输出。

结合第一方面或第一方面的第三种可能的实现方式，在第一方面的第四种可能的实现方式中，所述第五晶体管和所述第七晶体管可以但不限于为p型场效应晶体管，所述第六晶体管和所述第八晶体管可以但不限于为n型场效应晶体管。

结合第一方面或第一方面的第一种可能的实现方式至第四种可能的实现方式中任一可能的实现方式，在第一方面的第五种可能的实现方式中，还包括接地电容，每个所述延时单元的输出端口分别与所述接地电容连接。接地电容可以存储延时单元输出的电流，控制相位插值器的输出速率。

附图说明

图1为本发明实施例提供的一种系统架构的结构示意图；

图2为本发明实施例提供的一种相位插值器的结构示意图；

图3为本发明实施例提供的一种平滑缓冲器的结构示意图；

图4为本发明实施例提供的一种反相器的结构示意图；

图5为本发明实施例提供的一种反相器的结构示意图；

图6为本发明实施例提供的一种相位插值器的结构示意图。

具体实施方式

图1示出了本发明实施例所适用的一种系统架构，该系统架构包括锁相环(phaselockedloop，pll)、相位插值器(phaseinterpolator，pi)、有限状态机(finitestatemachine，fsm)和鉴相器(phasedetector，pd)。在该系统中，pll发出同相(in-phase，i)和正交(quadrature，q)两路信号到pi，经过pi可以得到0度到360度之间任何相位的时钟(clock，ckiq)信号，该ckiq可以在pd中参与对数据(data，din)的采样，采样信号经过fsm积分后产生pi的相位控制比特，使得ckiq随时保持在din的中心。

在该系统架构中，pi主要是通过插值手段合成高精度的多路相位，其线性度的高低可以影响时钟信号的采样结果。基于此，本发明实施例提供了一种相位插值器，如图2所示的结构，该相位插值器具体包括：

输入端口201、输出端口202、至少一个数据选择器203和至少一个平滑缓冲器204。

其中，每个数据选择器203的输入端口分别与该相位插值器的输入端口201连接，每个数据选择器203的输出端口与对应的平滑缓冲器204的输入端口连接。一个数据选择器203可以对应连接一个平滑缓冲器204，也可以对应连接多个平滑缓冲器204，在实际应用时，基于对延时的时长的需求，可以依据仿真进行选择连接的平滑缓冲器204的数量。每个平滑缓冲器204的输出端口分别与相位插值器的输出端口202连接。平滑缓冲器204包括n个延时单元2041，n为大于等于2的正整数。相位插值器可以通过n个级联的延时单元2041将从数据选择器203中得到的信号延时输出，从而可以提高相位插值器的线性度。

在本发明实施例中，上述n个延时单元2041中每个延时单元2041包括第一反相器20411和第二反相器20412。数据选择器203输出的信号经过延时单元2041中的第一反相器20411后延时一次，然后在经过第二反相器20412延时第二次，而且一个信号经过两次反相后，输出信号的相位和输入时的相位相同。例如，第一反相器20411输入的信号的相位为90度，经过第一反相器20411转换后的信号的相位为270度，再经过第二反相器20412的转换后，信号的相位又变为90度。同样，第一反相器20411输入的信号为高电平时，其输出信号为低电平，经过第二反相器20412后输出的信号又变为高电平，其中，第一反相器20411将高电平转换为低电平的过程和第二反相器20412将高电平转换为低电平的过程中都会产生延时。因此，延时单元2041越多，平滑缓冲器204输出的信号产生的延时越长，从而实现了信号延时输出。

从数据选择器203得到的信号经过一个反相器的转换就会产生一次延时，也就是产生一次上升沿或下降沿，连接的延时单元2041越多，产生的上升沿或下降沿越多，相位插值器输出的信号的上升沿或下降沿越平滑。在用图形上表示信号输出时，上升沿或下降沿可以表示为凸起，如果单独一个或两个反相器产生的上升沿或下降沿会使得输出的信号有跳变，线性度不好。而延时单元2041越多时，产生的上升沿或下降沿越多，凸起也更加密实，这样凸起看起来会更像平滑的曲线，从而可以提高相位插值器输出的线性度。

基于上述结构，图3示例性的示出了本发明实施例提供的一种平滑缓冲器204的结构，在图3中，第k个延时单元2041的第一反相器20411的第一输入端口与第k－1个延时单元2041的第一反相器20411的输出端口连接，第k个延时单元2041的第二反相器20412的第一输入端口与第k个延时单元2041的第一反相器20411的输出端口连接，每个延时单元2041中的第二反相器20412的输出端口与相位插值器的输出端口202连接。其中，n个延时单元2041中的第1个延时单元2041中的第一反相器20411的输入端口与对应的数据选择器203的输出端口连接，第1个延时单元2041的第一反相器20411分别接入第二反相器的20412的第一输入端口和第2个延时单元2041的第一反相器20411的第一输入端口，2≤k＜n。数据选择器203输出的信号经过第1个延时单元2041的第一反相器20411后，分别经过第1个延时单元2041的第二反相器的第一输入端口和后续级联的延时单元2041，最后汇聚到相位插值器的输出端口202完成输出。

相位插值器通过平滑缓冲器中级联的延时单元将从数据选择器得到的信号延时输出，可以提高相位插值器的线性度，级联的延时单元的数量越多，延时时间越长。

为了得到最佳的线性度，上述各级联的n个延时单元的总延时要在半个时钟周期左右，所以使用固定数量的延时单元得到的平滑缓冲器的可用频率较窄。如果平滑缓冲器需要对大范围频率可调节，则可以使用下面图4中的结构来调节第三晶体管与第四晶体管的强度来增加或减少延时单元的延时，使总延时的长度靠近半个时钟周期。

可选的，图4示例性的示出了上述n个延时单元2041中任意一个第一反相器20411的结构，在图4中，该第一反相器20411包括第一晶体管、第二晶体管、级联的i个第三晶体管和级联的j个第四晶体管，第一晶体管、第二晶体管、第三晶体管和第四晶体管分别包括第一端口、第二端口和第三端口，i、j为大于2的正整数。

需要说明的是，在本发明实施例中描述的各晶体管的第一端口可以为晶体管的栅极，第二端口和第三端口可以为晶体管的源极或漏极，如果第二端口为源极，则第三端口为漏极；如果第二端口为漏极，则第三端口为源极。

其中，第一晶体管的第一端口和第二晶体管的第一端口分别与第一反相器20411的第一输入端口连接，第一晶体管的第二端口与级联的i个第三晶体管中的任一第三晶体管的第三端口连接，第一晶体管的第三端口与第二晶体管的第三端口分别与第一反相器20411的输出端口连接。第二晶体管的第二端口与级联的j个第四晶体管中的任一第四晶体管的第三端口连接。级联的i个第三晶体管中的任一第三晶体管的第二端口接入高电平，其中，第1个第三晶体管的第一端口接入低电平。第1个第三晶体管的第一端口接入低电平可以使得第1个第三晶体管处于常开状态，实现调节进入到第一晶体管的供电强度。在第1个第三晶体管常开时，其第二端口接入的高电平经过该第1个第三晶体管可以进入到第一晶体管的第三端口。其它的第三晶体管的第一端口可以由处理器或控制器来控制，可以依据经验来确定打开和关闭的第三晶体管的数量。

级联的j个第四晶体管中的任一第四晶体管的第二端口接入低电平vss，其中，第1个第四晶体管的第一端口接入高电平vdd。第1个第四晶体管的第一端口接入高电平可以使得第1个第四晶体管处于常开状态，实现调节进入到第二晶体管的供电强度。在第1个第四晶体管常开时，其第二端口接入的低电平经过该第1个第四晶体管进入到第二晶体管的第三端口。其它的第四晶体管的第一端口可以由处理器或控制器来控制，可以依据经验来确定打开和关闭的第四晶体管的数量，保证延时的时间长度。

最上方的一排第三晶体管可调节高电平vdd到第一晶体管的供电强度，调节从vdd经过第1个第三晶体管，再经过反第一晶体管再到vout流到接地电容充电。其中第1个第三晶体管的第一端口接地常开，也就是说接低电平常开。其它的第三晶体管是由数字控制，可以说是由处理器控制，控制打开的数量可以由仿真数据确定。流向接地电容的电流大则电容充电快，延时单元的上升沿延时小，电流小则电容充电慢，延时单元的上升沿延时大。同理，最下方一排第四晶体管可调节延时单元的下降沿的延时，第1个第四晶体管接地常开，其它的第四晶体管由数字控制，控制打开的数量可以由仿真数据确定。

可选的，图5示例性的示出了上述n个延时单元2041中任意一个第二反相器20412的结构，在图5中，第二反相器20412包括第五晶体管、第六晶体管、级联的p个第七晶体管和级联的q个第八晶体管，第五晶体管、第六晶体管、第七晶体管和第八晶体管分别包括第一端口、第二端口和第三端口，p、q为大于2的正整数。

其中，第五晶体管的第一端口与第六晶体管的第一端口分别与第二反相器20412的第一输入端口连接，第五晶体管的第二端口与级联的p个第七晶体管中的任一第七晶体管的第三端口连接，第五晶体管的第三端口与第六晶体管的第三端口分别与第二反相器20412的输出端口连接。第六晶体管的第三端口与级联的q个第八晶体管中的任一第八晶体管的第三端口连接。级联的p个第七晶体管中的任一第七晶体管的第二端口接入高电平，其中，第1个第七晶体管的第一端口接入低电平。第1个第七晶体管的第一端口接入低电平可以使得第1个第七晶体管处于常开状态，实现调节进入到第五晶体管的供电强度。在第1个第七晶体管常开时，其第二端口接入的高电平经过该第1个第七晶体管可以进入到第五晶体管的第三端口。其它的第七晶体管的第一端口可以由处理器或控制器来控制，可以依据经验来确定打开和关闭的第七晶体管的数量。

级联的q个第八晶体管中的任一第八晶体管的第二端口接入低电平vss，其中，第1个第八晶体管的第一端口接入高电平vdd。第1个第八晶体管的第一端口接入高电平可以使得第1个第八晶体管处于常开状态，实现调节进入到第六晶体管的供电强度。在第1个第八晶体管常开时，其第二端口接入的低电平经过该第1个第八晶体管进入到第六晶体管的第三端口。其它的第八晶体管的第一端口可以由处理器或控制器来控制，可以依据经验来确定打开和关闭的第八晶体管的数量，保证延时的时间长度。

最上方的一排第七晶体管可调节高电平vdd到第一晶体管的供电强度，调节从vdd经过第1个第七晶体管，再经过反第五晶体管再到vout流到接地电容充电。其中第1个第七晶体管的第一端口接地常开，也就是说接低电平常开。其它的第七晶体管是由数字控制，可以说是由处理器控制，控制打开的数量可以由仿真数据确定。流向接地电容的电流大则电容充电快，延时单元的上升沿延时小，电流小则电容充电慢，延时单元的上升沿延时大。同理，最下方一排第八晶体管可调节延时单元的下降沿的延时，第1个第八晶体管接地常开，其它的第八晶体管由数字控制，控制打开的数量可以由仿真数据确定。

可选的，上述实施例中所描述的第一晶体管、第三晶体管、第五晶体管和第七晶体管为p型场效应晶体管，也可以称之为p型金属氧化物半导体(positivechannelmetaloxidesemiconductor，pmos)，第二晶体管、第四晶体管、第六晶体管和第八晶体管为n型场效应晶体管，也称之为n型金属氧化物半导体(negativechannelmetaloxidesemiconductor，nmos)。

可选的，为了能够控制相位插值器的运行速率，如图6所示，该相位插值器还可以包括一个接地电容205。每个延时单元2041的输出端口分别与接地电容205连接。在每个延时单元2041的输出端口处短接一个电容可以调节相位插值器的运行速率。

在本发明实施例中，上述相位插值器在实际应用时可以为：首先关闭相位插值器的平滑缓冲器中的所有pmos与nmos，使总延时达到最小。然后，在平滑缓冲器后面用鉴相器来确定总延时是否小于半个时钟周期，如果总延时小于半个时钟周期，则可以减少关闭pmos与nmos的数量来逐渐增加延时，也就是逐步打开部分pmos与nmos，直到鉴相器通知总延时已经大于半个时钟周期为止，从而通过将数据选择器中传输的信号延时输出，提高相位插值器的线性度。

显然，本领域的技术人员可以对本发明实施例进行各种改动和变型而不脱离本申请的精神和范围。这样，倘若本发明实施例的这些修改和变型属于本申请权利要求及其等同技术的范围之内，则本申请也意图包含这些改动和变型在内。