基于预加重的逐次逼近型模数转换器的制作方法

本发明涉及集成电路技术领域，特别是涉及一种基于预加重的逐次逼近型模数转换器。

背景技术

现有逐次逼近型模数转换器，其电容型数模转换器(cdac)的建立时间制约了其转换速度。如图1所示，为传统的逐次逼近型(sar)模数转换器(adc)，其包含一个比较器、数字逻辑和cdac。如图2所示，为传统的逐次逼近型模数转换器的时序示意图，比较器工作输出比较结果后，将比较结果传输到数字电路，数字电路给出正确控制信号控制电容型数模转换器cdac，待电容型数模转换器cdac完成建立后，比较器开始下一次工作。根据以上分析，传统saradc的最大转换速度直接受到比较器的比较时间、数字逻辑的延时以及cdac的建立时间制约。对于一个n位的传统saradc，其总转换时间如公式(1)所示：

式(1)中，tconv为saradc保持相的总转换时间，tcomp.i为比较器第i次工作时的比较时间，tlogic为逻辑的固有延时，tdac为cdac的建立时间。

电容型数模转换器cdac的建立时间tdac由转换精度、cdac建立的时间以及cdac每次转换的电压幅度共同决定，必须满足公式(3)的要求。

tdac≥ln(2)·τ·(n-i)(3)

其中式(2)与式(3)中，ve为cdac允许的建立误差，vref为参考电压，为第i次cdac转换的电压幅度，τ为cdac的rc时间常数，i为代表第i次转换，n为saradc的转换精度，为最低有效位。

但随着转换速度的提升，逐次逼近型模数转换器必须压缩cdac的建立时间，因此cdac的建立问题成为了提高现有逐次逼近型模数转换器速度的技术瓶颈。目前，常用的解决办法是减小时间常数τ和使用冗余技术，其中，减小时间常数是以牺牲saradc线性度或者增加硬件消耗和功耗为代价；使用冗余技术以增加转换次数为代价，需要在转换速度、硬件消耗和tdac之间进行折中。

技术实现要素：

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种基于预加重的逐次逼近型模数转换器，用于解决现有技术中逐次逼近型模数转换器因其电容型数模转换器建立时间过长，导致模数转换器转换速度不高的问题。

为实现上述目的及其他相关目的，本发明提供一种基于预加重的逐次逼近型模数转换器，包括：

电容型数模转换器，其一输入端连接采样信号，其另一输入端连接基准电压，用于根据控制信号控制电容阵列中各个电容开关的导通状态连接不同电位的基准电压，输出基于所述采样信号的转换电压；

比较器，其一输入端连接所述转换电压，其另一输入端接地，用于比较所述采样信号与转换电压之间大小输出比较信号；

数字逻辑单元，其输入端分别连接所述比较信号与时钟信号，其输出端逐次输出数字信号；

预加重电路，其输入端连接所述数字逻辑单元，其输出端连接所述电容型模数转换单元，用于提高所述数字信号的高频分量输出经预加重的控制信号至所述电容型模数转换单元。

如上所述，本发明的基于预加重的逐次逼近型模数转换器，具有以下有益效果：

通过在传统的逐次逼近型模数转换器中增加预加重电路，缩短了电容型数模转换器的建立时间，从而在不牺牲线性度的情况下，以较低的硬件消耗和功耗提高了逐次逼近型模数转换器的速度。另外，将预加重方式移植到现有逐次逼近型模数转换器中，对提升其性能有较大帮助。

附图说明

图1显示为本发明提供的一种传统逐次逼近型模数转换器环形原理图；

图2显示为本发明提供的一种传统逐次逼近型模数转换器的整体时序图；

图3显示为本发明提供的一种采用预加重技术的原始信号示意图；

图4显示为本发明提供的一种基于预加重的逐次逼近型模数转换器结构示意图；

图5显示为本发明提供的一种预加重幅度为a/2的逐次逼近型模数转换器整体时序图；

图6显示为本发明提供的一种预加重幅度为a/2的预加重逻辑框图；

图7显示为本发明提供的一种预加重幅度为a/4的逐次逼近型模数转换器整体时序图；

图8显示为本发明提供的一种预加重幅度为a/4的预加重逻辑框图；

图9显示为本发明提供的一种采用预加重的电容型数模转换器建立时间对比图。

元件标号说明：

1电容型数模转换器

2比较器

3数字逻辑单元

4预加重电路

具体实施方式

以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。需说明的是，在不冲突的情况下，以下实施例及实施例中的特征可以相互组合。

需要说明的是，以下实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。

请参阅图4，为本发明提供的一种基于预加重的逐次逼近型模数转换器结构示意图，包括：

电容型数模转换器1，其一输入端连接采样信号，其另一输入端连接基准电压，用于根据控制信号控制电容阵列中各个电容开关的导通状态连接不同电位的基准电压，输出基于所述采样信号的转换电压；

具体地，所述电容型数模转换器包括电容阵列，所述电容阵列中的电容按照从高至低依次排列，每个电容的上级板使用采样开关连接时钟信号，所述电容的下级板连接控制开关根据所述控制信号连通下级板连接到不同电位，通过电容的上级板输出转换电压至所述比较器的输入端。

其中，在电容阵列中按从左至右依次设置msb(最高有效位数)至lsb(最低有效位数)，所有电容的上级板均通过采样开关vi连接时钟脉冲信号，其下级板采用控制开关对应连接基准电压(+1/2vref、-1/2vref、0)，控制开关的闭合由经预加重电路处理的控制信号bi(i＝1、2、3…n)决定，当对应的某个电容的控制开关的控制信号为高电平时，其控制开关连接正向的基准电压，相反地，则控制开关接地。

比较器2，其一输入端连接所述转换电压，其另一输入端接地，用于比较所述采样信号与转换电压之间大小输出比较信号；

数字逻辑单元3，其输入端分别连接所述比较信号与时钟信号，其输出端逐次输出数字信号；

预加重电路4，其输入端连接所述数字逻辑单元，其输出端连接所述电容型模数转换单元，用于提高所述数字信号的高频分量输出经预加重的控制信号至所述电容型模数转换单元。

对于传统saradc，比较器2输出结果经过数字逻辑单元3(数字电路)处理后，将电容下极板接到不同的电位。因此cdac的输出电压vdac等效于一阶系统对阶跃信号的响应。根据传统saradc的精度要求，cdac的建立时间需要满足：tdac≥ln(2)·τ·(n-i)。因此，对于高速应用场景，需要引入新技术打破原有技术瓶颈。

所述逐次逼近型模数转换器中采用预加重电路后的电容型数模转换器需满足如下关系：

式(4)中，a表示阶跃幅度，a为预加重幅度，δ为预加重时间，tdac为电容型数模转换器的建立时间，τ为电容型数模转换器的rc时间常数，lsb为最低有效位。其中，所述预加重电路按照逐次逼近型模数转换器二分搜索原理调节预加重幅度，a为a/2，a/4，a/8…1/2ⁱa，i非零自然数，针对于非二进制搜索的逐次逼近型模数转换器，a还存在其它可能性。

所述预加重电路包括多个与门、多个或门以及多个边沿探测器，所述边沿探测器用于检测输入端的上升沿时产生且输出脉冲信号；其中，所述边沿探测器包括可变延时器、反相器以及与门，所述可变延时器输出端连接所述反相器输入端，所述反相器输出端连接所述与门的一输入端，其另一输入端与所述可变延时器的输入端相连探测上升沿，所述与门输出端输出脉冲信号；采用可变延时器配置所述边沿探测器脉冲宽度。

具体地，所述预加重电路根据预加重幅度不同，修改或调节电路，采用不同数量的可变延时器和或门，即预加重幅度每递减二分之一则相对于上一幅度的电路，依次减少一边沿探测器和或门，从而配置预加重时间δ。

请参照图5，为本发明提供的一种预加重幅度为a/2的逐次逼近型模数转换器整体时序图，图6显示为本发明提供的一种预加重幅度为a/2的预加重逻辑框图，详述如下：

当采用预加重幅度为a/2时，所述预加重电路包括第一与门、第二与门、第三与门、第四与门、第一可变延时器、第二可变延时器、第三可变延时器、第一或门、第二或门以及第三或门，所述第一与门的一输入端和第一可变延时器的输入端分别连接到第一相位移动信号，所述第一与门的另一输入端连接第一数字信号，其输出端输出第一控制信号；所述第一可变延时器的输出端连接第一或门的一输入端，所述第一或门的另一输入端和第二可变延时器的输入端分别连接第二相位移动信号；所述第一或门的输出端连接第二与门的一输入端，其另一输入端连接第二数字信号，其输出端输出第二控制信号；所述第二可变延时器的输出端连接第二或门的一输入端，其另一输入端与第三可变延时器的输入端分别连接第三相位移动信号，所述第二或门的输出端连接所述第三与门的一输入端，其另一输入端连接第三数字信号，其输出端输出第三控制信号；所述第三可变延时器的输出端连接第三或门的一输入端，其另一端连接至第四相位移动信号；所述第四与门的两个输入端分别连接第三或门的输出端、第四数字信号，其输出端输出第四控制信号。

在本实施例中，当比较器输出结果第一数字信号d1后，第一相位移动信号ck1由低电平变为高电平，预加重电路将第一控制信号b1和第二控制信号b2置为第一数字信号d1，控制msb和(msb-1)电容下极板接到不同电位，即控制权重为8c和4c的电容下极板接到不同电位。经过预加重时间δ后，将第二控制信号b2清零，即恢复权重为2c电容下级板电位。待比较器下一次输出结果第二数字信号d2后，第二相位移动信号ck2由低电平变为高电平，预加重电路再将第二控制信号b2置为第二数字信号d2。在第二控制信号b2被置位成第一数字信号d1的δ期间，即实现了预加重的效果。对应的vdac类似图3(b)进行建立，达到减小cdac建立时间的目的。针对a取值不同的情况，可以修改电路，进行不同的预加重幅度配置。

请参考图7，为本发明提供的一种预加重幅度为a/4的逐次逼近型模数转换器整体时序图，图8显示为本发明提供的一种预加重幅度为a/4的预加重逻辑框图，详述如下：

为当采用预加重幅度为a/4时，所述预加重电路包括第一与门、第二与门、第三与门、第四与门、第一可变延时器、第二可变延时器、第一或门以及第二或门，所述第一与门的一输入端和第一可变延时器的输入端分别连接到第一相位移动信号，所述第一与门的另一输入端连接第一数字信号，其输出端输出第一控制信号；所述第一可变延时器的输出端连接第一或门的一输入端，所述第一或门的另一输入端连接第三相位移动信号，所述第一或门的输出端连接第二与门的一输入端，其另一输入端连接第三数字信号，其输出端输出第三控制信号；所述第二与门一输入端连接第二数字信号，所述第二与门的另一输入端与第二可变延时器的输入端分别连接第二相位移动信号，所述第二与门的输出端输出第二控制信号；所述第二或门的两个输入端分别连接第二可变延时器的输入端、第四相位移动信号，所述第四与门的两个输入端分别连接第二或门的输出端、第四数字信号，其输出端输出第四控制信号。

在本实施例中，当比较器输出结果第一数字信号d1后，第一相位移动信号ck1由低电平变为高电平，预加重电路将第一控制信号b1和第三控制信号b3置为第一数字信号d1当前电平，控制msb和(msb-2)电容下极板接到不同电位，即控制权重为8c和2c的电容下极板接到不同电位。经过预加重时间δ后，将第三控制信号b3清零，即恢复权重为c电容下级板电位。同样，根据设计需求，可以修改或者调节电路，配置预加重时间δ。

综上，针对预加重幅度a取值不同，可以修改电路，进行不同预加重幅度配置，配置边沿探测器的脉冲宽度，由公式(3)可知，cdac在最初几次转换器件的建立所需时间最长，因此可选择性的只对msbs的建立进行预加重，从而达到提升整体转换速度的情况，同时，以这种方式进行预加重也能减小预加重电路的硬件消耗。

在使用本实施例中，在原始信号的基础上，针对10位saradc中将cdac的建立时间，使用预加重技术与不使用预加重技术的cdac建立的仿真结果对比图，详见图9，其中，采用预加重技术cdac的建立时间相对于未使用预加重技术的建立时间减小约65％，提高adc的转换速度约23％。

综上所述，本发明通过在传统的逐次逼近型模数转换器中增加预加重电路，缩短了电容型数模转换器的建立时间，从而在不牺牲线性度的情况下，以较低的硬件消耗和功耗，提高了逐次逼近型模数转换器的速度。另外，将预加重方式移植到现有逐次逼近型模数转换器中，对提升其性能有较大帮助。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。

上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。